거북이처럼 천천히

1. JK Flip FlopSR Latch / Flip-Flop은 S = 1, R = 1 값을 입력으로 넣었을 때, 발진할 수 있다는 문제점을 갖고 있었다.D Latch / Flip-Flop은 이러한 문제점의 원인 S = 1, R = 1 값의 입력을 제한함으로써 문제점을 해결하였다.JK Latch / Flip-Flop은 S = 1, R = 1 값의 입력을 받되, 해당 입력값이 들어오면 이전 출력값을 Toggle 시켜 출력시킨다.JK Flip Flop은 다음과 같은 진리표와 논리 게이트 회로를 갖는다.  다시 정리하자면 다음과 같다.- SR Latch, F/F 는 S = 1, R = 1 입력값을 넣으면 출력 Q, Q'가 모두 0으로 출력한 뒤, 다시 S = 0, R = 0 입력값을 넣으면 출력 Q, Q'가..

1. Latch의 한계Latch는 level-triggered 순차 논리 회로이며, High level or Low level에 있는 동안 입력 값을 받고, 동작하게 된다.하지만, Latch의 활성화 신호 시간가 Latch의 동작시간 보다 길게 되면 Latch는 한 번만 동작하는 것이 아니라 2번 이상을 동작하게 된다.이는 " 활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."는 문제점을 갖는다.이러한 문제점은 SR Latch 뿐만 아니라 JK Latch, T Latch에서도 나타난다.Latch의 한계점에 대해서 구체적으로 알고 싶다면 아래 게시글을 참조하자.https://jbhdeve.tistory.com/195 Verilog RTL 설계(..

1. Ring CounterRing Counter는 Shift Register로 구성된 디지털 카운터 (Digital Counter)이다.Ring Counter의 첫 번째 Flip Flop은 외부로부터 데이터를 받지 않고, 마지막 Flip-Flop의 출력을 Feedback을 받는다.이렇게 하면 데이터가 Ring을 돌듯이 회로를 계속 순환한다. 2. Ring Counter 의 동작Ring Counter는 첫 번째 D Flip-Flop의 출력, QA를 1로 사전 설정한다.QA에 설정된 데이터 값, '1'은 CK에 공급되는 클록 펄스가 상승할 때마다 오른쪽으로 1bit 씩 Shift한다.마지막 Flip-Flop에 도달하면 Feedback에 의해 다시 첫 번째 Flip-Flop으로 이동한다. 이를 표로 표현하면..

1. Shift Register데이터를 연산하거나 전송, 변환하려면 데이터를 왼쪽 혹은 오른쪽으로 Shfit해야 한다.데이터를 Shift할 수 있도록 레지스터를 이용하여 만든 디지털 회로를 "Shift Register"이다. 2. Shift Register의 종류Shift Register는 데이터의 입력과 출력 방법에 따라 종류를 나눌 수 있다.SISO (Serial In Serial Out)PISO (Parallel In Serial Out)SIPO (Serial In Parallel Out)PIPO (Parallel In Parallel Out) 그림 13-1 (a), SISO Shift Register는 데이터가 직력로 입력되어 직렬로 출력된다.그림 13-1 (b), PISO Shift Regist..

1. Sequential logic circuitFlip Flop과 Latch는 디지털 논리 회로에서 1bit 값을 저장할 수 있는 순차논리 회로이다.Combinational logic circuit은 현재의 입력값에 의해서만 출력값이 결정되는 논리회로 이지만,Sequential logic circuit은 현재의 입력값 뿐만아니라 전단의 과거 상태 의해서 출력값이 결정되는 논리 회로이다.Sequential logic circuit은 Feedback 회로를 가지며, 이를 통해 출력이 논리 동작에 영향에 미친다.  2.  Latch와 Flip-FlopFlip-Flop과 Latch 는 1bit 값을 저장할 수 있는 순차 논리 회로이지만, 차이점을 갖는다.Latch : Level sensitive 에서 동작하는..