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목록RTL Design/Verilog 이것저것 (3)
거북이처럼 천천히

1) ILA IP 생성 1단계) Project Manager에서 "IP Catalog"을 선택 2단계) Search에서 ILA 검색 후, ILA (Integrated Logic Analyzer) 선택 2) ILA IP 설정2.1) Monitor Type 설정 2.2) Number of Probes, Sample Data DepthNumber of Probes : ILA을 통해 관찰하고자 하는 Probes의 갯수Sample Data Depth : ILA가 저장할 수 있는 샘플 데이터의 깊이(길이) Sample Data Depth가 클수록 더 긴 시간동안 샘플링된 값을 저장 및 관찰 가능Same Number of Comparators..
RTL Design/Verilog 이것저것
2025. 2. 28. 16:02

1. 상단 메뉴에서 Help > Manage License 로 이동 2. Get License > Load License > Copy License 버튼 클릭 3. 라이센스 파일 (.lic 파일) 선택 4. Project Part에서 FPGA Part 번호와 일치 여부 확인 후, 불일치할 경우 변경만약 Part Number가 잘 모를 경우, Xilinx 에서 검색
RTL Design/Verilog 이것저것
2025. 2. 26. 16:33
Wire 자료형
보호되어 있는 글입니다.
RTL Design/Verilog 이것저것
2024. 6. 24. 11:18