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목록D Flip Flop (1)
거북이처럼 천천히
Verilog RTL 설계(6월 24일 - 4, 순차 논리 회로, Flip-Flop)
1. Latch의 한계Latch는 Level trigger 에서 동작하는 1bit 데이터를 기억하는 기억소자이다.S-R Latch에서 "입력값으로 S = 1, R = 1이 들어오면 회로의 출력이 발진할 수 있다."는 문제점을 가졌지만, D Latch에서 입력값으로 S = 1, R = 1이 들어오는 것을 제한함으로 해당 문제점을 해결 할 수 있었다.하지만, S-R Latch, D Latch에는 중요한 문제점이자, Latch의 한계를 갖는다."활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."활성화 신호 지속 시간은 "Latch가 동작하는 레벨에 있는 시간"을 의미한다. 2. Q) 왜 활성화 신호 지속 시간이 Latch의 동작 시간보다 길면..
Verilog/Verilog RTL 설계
2024. 6. 26. 21:37