거북이처럼 천천히

1. 비동기식 카운터비동기식 카운터는 첫 번째 플립플롭만 클럭 펄스 (Clock Pulse)와 동기화되어 있는 카운터를 의미한다.비동기식 카운터 중 하나인 리플 카운터 (Ripple Counter)을 이용하여 비동기식 업, 다운 카운터를 설계했다.https://jbhdeve.tistory.com/201 Verilog RTL 설계(6월 25일 - 3, Counter)1. Counter들어오는 펄스 신호를 세는 장치이전까지 카운트 했던 값에다가 +1을 하며, 카운트해야 하기 때문에 기억 소자가 필요하다.따라서 이전까지 카운트 했던 값을 임시 저장하기 위해 기억jbhdeve.tistory.com 하지만, 비동기식 카운터는 첫 번째 플립플롭만 클럭 펄스와 동기화 되어 있기 때문에 클럭 변화에 대해서 카운트 값이..

1. Asynchronous MOD 16 up counter, T Flip-Flop // Behavioral modeling of T Flip Flopmodule t_flip_flop ( input t, input clk, enable, reset, output reg q ); always @(negedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; endendmodule// Asynchronous up counter MOD 10 module Asynchronous_Up_Counter_MOD_10_T_Flip_Flop..

1. Behavioral modeling of SR Latch with clcok (Positive edge sensitive)// Behavioral modeling of SR Latchmodule Behavioral_modeling_of_SR_Latch_Positive_edge( input s, r, input clk, enable, reset, output reg q ); always @(*) begin if(reset) q = 0; else if(enable) begin if(clk==1 && s==1 && r==0) q = 1; else if(clk==1 && s==0 && r==1) q = 0; ..

1. Latch의 한계Latch는 level-triggered 순차 논리 회로이며, High level or Low level에 있는 동안 입력 값을 받고, 동작하게 된다.하지만, Latch의 활성화 신호 시간가 Latch의 동작시간 보다 길게 되면 Latch는 한 번만 동작하는 것이 아니라 2번 이상을 동작하게 된다.이는 " 활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."는 문제점을 갖는다.이러한 문제점은 SR Latch 뿐만 아니라 JK Latch, T Latch에서도 나타난다.Latch의 한계점에 대해서 구체적으로 알고 싶다면 아래 게시글을 참조하자.https://jbhdeve.tistory.com/195 Verilog RTL 설계(..

1. Sequential logic circuitFlip Flop과 Latch는 디지털 논리 회로에서 1bit 값을 저장할 수 있는 순차논리 회로이다.Combinational logic circuit은 현재의 입력값에 의해서만 출력값이 결정되는 논리회로 이지만,Sequential logic circuit은 현재의 입력값 뿐만아니라 전단의 과거 상태 의해서 출력값이 결정되는 논리 회로이다.Sequential logic circuit은 Feedback 회로를 가지며, 이를 통해 출력이 논리 동작에 영향에 미친다.  2.  Latch와 Flip-FlopFlip-Flop과 Latch 는 1bit 값을 저장할 수 있는 순차 논리 회로이지만, 차이점을 갖는다.Latch : Level sensitive 에서 동작하는..

1. Latch의 한계Latch는 Level trigger 에서 동작하는 1bit 데이터를 기억하는 기억소자이다.S-R Latch에서 "입력값으로 S = 1, R = 1이 들어오면 회로의 출력이 발진할 수 있다."는 문제점을 가졌지만, D Latch에서  입력값으로 S = 1, R = 1이 들어오는 것을 제한함으로 해당 문제점을 해결 할 수 있었다.하지만, S-R Latch, D Latch에는 중요한 문제점이자, Latch의 한계를 갖는다."활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."활성화 신호 지속 시간은 "Latch가 동작하는 레벨에 있는 시간"을 의미한다.   2. Q) 왜 활성화 신호 지속 시간이 Latch의 동작 시간보다 길면..