SR Latch / D Latch

1. Sequential logic circuit

• Flip Flop과 Latch는 디지털 논리 회로에서 1bit 값을 저장할 수 있는 순차논리 회로이다.
• Combinational logic circuit은 현재의 입력값에 의해서만 출력값이 결정되는 논리회로 이지만,
  Sequential logic circuit은 현재의 입력값 뿐만아니라 전단의 과거 상태 의해서 출력값이 결정되는 논리 회로이다.
• Sequential logic circuit은 Feedback 회로를 가지며, 이를 통해 출력이 논리 동작에 영향에 미친다.

 

 

2.  Latch와 Flip-Flop

• Flip-Flop과 Latch 는 1bit 값을 저장할 수 있는 순차 논리 회로이지만, 차이점을 갖는다.
• Latch : Level sensitive 에서 동작하는 순차 논리 회로
• Flip-Flop : Edge sensitive 에서 동작하는 순차 논리 회로
• Latch 회로에서 CLK 단자에 펄스 전이 검출기를 설치하게 되면 Flip-Flop으로서 동작할 수 있다.
  
  

Latch와 Flip Flip의 비교 (Source : 래치(Latch)와 플립 플롭(Flip Flop)의 차이점 : 네이버 블로그 (naver.com) )

 

 

 

 

3. SR Latch

• SR Latch은 다음과 같은 진리표와 기호를 갖는다.
• R = 1 인 경우, 출력 값 Q를 Reset 하기 때문에 출력 값, Q는 0이다.
• S = 1 인 경우, 출력 값 Q를 Set하기 때문에 출력 값, Q는 1이다.
• R = 1, S = 1 인 경우. 출력 값 Q와 Q' 모두 0이 된다.

(왼) SR Latch의 디지털 회로, (오른쪽) SR Latch의 진리표

• SR Latch는 R = 1, S = 1을 입력값을 넣게 되면 출력값 Q, Q'는 모두 0이 된다. 
  그리고 R = 0, S = 0을 입력값을 넣게 되면 출력값 Q, Q'가 0 ▶ 1 ▶ 0 ▶...으로 발진하는 문제점이 발생한다.
• 따라서 이에 대한 해결책으로 두 가지 방법이 있다.
  - R = 1, S = 1 입력이 들어오지 못하도록 사전에 차단 (D Flip-Flop)
  - R = 1, S = 1 입력이 들어오더라도 발진하지 않도록 설계 (JK Flip-Flop)
• 추가적인SR Latch에 관한 내용은 아래 게시글을 참고하기 바란다.
  Verilog RTL 설계 (6월 24일 - 4, 순차 논리 회로, Latch) (tistory.com)

Verilog RTL 설계 (6월 24일 - 4, 순차 논리 회로, Latch)

 

 

 

 

 

4. D Latch

• D Latch는 SR Latch의 발진 문제점을 방지하기 위해 아래와 같이 게이트 회로를 구성했다.
• D Latch인 경우에는 발진 문제의 원인인 S = 1, R = 1인 입력값이 들어오는 것을 방지하기 위해 하나의 입력값 D만 받고, D Latch내에서 invertor를 이용하여 서로 다른 두 개의 입력값을 만들어 이를 사용한다.

(왼) D Latch의 게이트 회로, (오른) D Latch의 진리표