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거북이처럼 천천히

Verilog RTL 설계(6월 25일 - 2, T Flip Flop)

1. T LatchJ-K Latch에서 입력값으로 J = 1, K = 1을 주었을 때, 출력값, Q(t+1)은 이전 출력값, Q(t)를 Toggle시켜 출력한다.T Latch는 J-K Latch에서 입력 J와 입력 K을 하나로 묶어서 하나의 T로 동작하는 Latch이다.따라서 T Latch는 J-K Latch의 동작 중에서 입력값으로 J = 1, K =1이 들어왔을 때, 이전 출력값을 Toggle시켜 출력시키는 기능을 가져와 구현한 Flip Flop이라고도 볼 수 있다.T Latch의 게이트 회로와 블록도는 아래와 같다.    2. T Flip FlopT Flip Flop은 T Latch에서 CP(Clock Pulse)의 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.따라..
Verilog/Verilog RTL 설계 2024. 6. 28. 14:45
Verilog RTL 설계(6월 25일 - 1, J-K Flip Flop)

1. S-R Flip FlopS-R Flip Flop은 S-R Latch의 CP(Clock Pulse)에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.S-R Flip Flop의 게이트 회로는 다음과 같은 회로도를 갖는다.S-R Flip Flop은 S-R Latch의 CP 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 edge trigger일 뿐, S-R Latch가 갖고 있는 문제점인 "입력값으로 S = 1, R = 1을 주었다가 S = 0, R = 0을 주면 회로의 출력값이 발진한다." 은 그대로 갖고 있다.        2. J - K Flip Flop이전 블로그에서 다루었던 D Flip Flop 은 S-R Flip Flop의 문제점을 "하나의 입력만 받고, 내부..
Verilog/Verilog RTL 설계 2024. 6. 27. 12:08
Verilog RTL 설계(6월 24일 - 4, 순차 논리 회로, Flip-Flop)

1. Latch의 한계Latch는 Level trigger 에서 동작하는 1bit 데이터를 기억하는 기억소자이다.S-R Latch에서 "입력값으로 S = 1, R = 1이 들어오면 회로의 출력이 발진할 수 있다."는 문제점을 가졌지만, D Latch에서  입력값으로 S = 1, R = 1이 들어오는 것을 제한함으로 해당 문제점을 해결 할 수 있었다.하지만, S-R Latch, D Latch에는 중요한 문제점이자, Latch의 한계를 갖는다."활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."활성화 신호 지속 시간은 "Latch가 동작하는 레벨에 있는 시간"을 의미한다.   2. Q) 왜 활성화 신호 지속 시간이 Latch의 동작 시간보다 길면..
Verilog/Verilog RTL 설계 2024. 6. 26. 21:37
Verilog RTL 설계 (6월 24일 - 2)

1. 멀티플렉서 (MUX, Multiplxer or Selector)MUX는 2^n 개 입력 단자를 통해 동시에 여러 입력값이 들어오면 n개의 Selector를 통해 2^n개의 입력 단자 중 하나를 선택하여 출력으로 내보내는 논리 회로즉, 동시에 2^n개 입력 데이터가 들어오더라도 n개의 선택선에 의해 선택된 입력 단자만이 출력으로 전달된다.Q) MUX와 Encoder의 차이점은 무엇인가?- Encoder에서 1) 2개 이상의 입력 단자에서 True일 수 없었으며, 2) 선택선이 없었고, 3) 진리표에 의해 정해진 입력이 들어오면 정해진 출력이 출력되었다.- MUX에서는 1) 동시에 여러 입력이 들어올 수 있어 2개 이상의 입력 단자에서 True일 수 있으며, 2) 선택선에 의해 여러 개의 입력 단자 중..
Verilog/Verilog RTL 설계 2024. 6. 25. 20:20
Verilog RTL 설계 (6월 24일 - 1)

1. 인코더 (Encoder)2^n bit 크기를 갖는 2진 코드로 표현된 신호를 입력받아 Encoder를 거쳐 n bit 크기를 갖는 2진 코드로 표현된 코드를 출력으로 내보낸다.즉, 2^n bit 입력을 가지고 n bit 출력을 생성시키는 장치이다.주로 데이터를 압축하여 전송 효율을 높이거나, 다양한 센서 신호를 디지털 변환하여 처리할 때 사용 2. 디코더 (Decoder)n bit의 2진 코드를 입력으로 받아 Decoder를 통해 디코딩하여 2^n bit의 2진 코드 신호로 바꿔주는 조합논리회로 (Combinational Logic Circuit)Encoder를 통해 전달 받은 n bit 데이터를 2^n bit 데이터로 변환한다.   3. 2 X 4 Decoder 구현2 X 4 Decoder의 진리..
Verilog/Verilog RTL 설계 2024. 6. 24. 20:23
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