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목록verilog (11)
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1. Parameter를 갖는 Module 설계- Q) 왜 Parameter를 갖는 Module를 설계하는가?모듈의 재사용성 및 범용성Parameter를 변경함으로써 다양한 디자인 요구에 쉽게 대응하기 위해서시뮬레이션와 테스트의 편의성을 위해서성능 최적화- 예시를 통해 Verilog에서 Module를 정의할 때, 어떻게 Parameter를 갖는 Module를 정의할 수 있는지를 살펴보자. 2. Parameter를 갖는 8bit comparator- 이번에는 입력 변수의 크기를 parameter로 정의한 comparator에 대해서 설계한다. module Comparator_by_using_parameter #(parameter N = 8) ( input [N-1:0] a, b, ..
1. 4bit Parallel-adder - 4bit 병렬 가산기는 다음과 같은 구조를 갖는다.- 4bit 병렬 가산기는 아래와 그림과 같이 4bit 데이터 A, B를 가산기에 대입하면 전가산 수행 후, 결과 값이 출력된다. - 위 그림에서 알 수 있듯이 4bit parallel-adder는 4개의 Full-adder를 병렬로 연결함으로서 만들 수 있다.- 4bit parallel adder에 대해서 Structural modeling, Dataflow modeling으로 구현해보겠다.- Q) 왜 4bit parallel adder의 Behavior modeling 을 구현하지 않는가? A) 입력 값으로 4bit 크기를 갖는 A, B 와 1bit 크기를 갖는 Sign 데이터가 들어오는 데, 모든 경우의..
1.What is the Dataflow modeling?Dataflow modleling은 논리 회로내에서 데이터의 흐름에 따라 논리회로를 설계하는 기법을 의미한다.따라서 Dataflow modeling은 "입력 데이터가 어떠한 과정을 거쳐 어떻게 출력 단자로 출력되는가?"를 중심으로 회로를 설계한다.Dataflow modelingd은 특징은 다음과 같다.1. 산술, 논리, 비트 연산자를 사용할 수 있다.2. "assign" 키워드를 통해 입력 포트의 변화가 발생하면 이를 다시 연산한다.3. 모든 assign 문은 프로그래밍 언어처럼 순차적으로 수행하는 것이 아닌 모든 assign문을 병렬 처리를 수행하여 동시에 처리 및 출력한다. 2. 그럼, assign 키워드는 무엇이며, 어떤 역활을 수행하..
1. AND Gate (Behavior modeling)- Behavior modeling을 통해 AND Gate를 구현- // AND Gate Behavior Modelingmodule AND_Gate_Behavior_Modeling( input a, b, output reg out_value); // input port a, b에 대해서 // 입력 값에 따라 출력 값을 지정함으로서 // 입/출력 값으로 회로를 설계했기 때문에 // 이는 Behavior Modeling이다. always @(a ,b) begin case({a, b}) 2'b00 : o..