거북이처럼 천천히

1. 반가산기 (Half adder)반가산기는 입력값으로 1bit 크기의 데이터 A, B를 입력받아서 덧셈 연산을 수행 한 뒤, 연산의 결과로 합, Sum과 자리올림, Cout을 출력한다.반가산기는 전가산기와 다르게 자리올림 입력 Cin을 받지 않기 때문에 완전한 가산기는 아니다.반가산기의 진리표는 다음과 같다. 1.1. 반가산기의 회로 구성위 진리표를 토대로 논리식을 Sum of Product으로 표현하면 다음과 같다.Half adder의 논리식을 토대로 디지털 논리 회로를 구성하면 다음과 같다.      2. 전가산기 (Full adder)전가산기는 입력값으로 1bit 크기의 데이터와 전단의 Carry 값인 Cin을 입력받아서 덧셈 연산을 수행한 뒤, 연산의 결과 값으로 합, Sum과 자리올림, Co..

1. Half adder1.1. Behavioral Modeling (by using case)// Behavioral modeling of Half addermodule Half_adder_Behavioral_Modeling( input a, b, output reg carry, sum); always @(a, b) begin case({a, b}) 2'b00 : begin carry = 0; sum = 0;end 2'b01 : begin carry = 0; sum = 1;end 2'b10 : begin carry = 0; sum = 1;end 2'b11 : begin carry = 1; ..

1. AND Gate (Behavior modeling)- Behavior modeling을 통해 AND Gate를 구현- // AND Gate Behavior Modelingmodule AND_Gate_Behavior_Modeling( input a, b, output reg out_value); // input port a, b에 대해서 // 입력 값에 따라 출력 값을 지정함으로서 // 입/출력 값으로 회로를 설계했기 때문에 // 이는 Behavior Modeling이다. always @(a ,b) begin case({a, b}) 2'b00 : o..

서론  Verilog RTL 설계 (6월 12일 - 1) 에서 살펴본 Module의 구조 및 사용법을 기반으로 AND Gate와 XOR Gate의 Module를 구현한 뒤, 이를 사용하여 Half adder를 구현해보도록 하겠다.  본론  Half adder 의 Truth table와 논리 회로 구성은 다음과 같이 구성된다.  해당 내용에서 중요한 부분은 Half adder의 진리표도 중요하지만, Half adder는 XOR gate와 AND gate로 각각 구성된다는 점이 핵심 포인트이다.따라서 이번 Half adder 를 구현하기 위해서는 XOR gate의 Module과 AND gate의 Module이 필요하다는 것이다.(물론 XOR, AND Gate는 기본적으로 library로 제공하지만, Veil..