SR Flip-Flop / D Flip-Flop

1. Latch의 한계

• Latch는 level-triggered 순차 논리 회로이며, High level or Low level에 있는 동안 입력 값을 받고, 동작하게 된다.
• 하지만, Latch의 활성화 신호 시간가 Latch의 동작시간 보다 길게 되면 Latch는 한 번만 동작하는 것이 아니라 2번 이상을 동작하게 된다.
• 이는 " 활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."는 문제점을 갖는다.
• 이러한 문제점은 SR Latch 뿐만 아니라 JK Latch, T Latch에서도 나타난다.
• Latch의 한계점에 대해서 구체적으로 알고 싶다면 아래 게시글을 참조하자.
  https://jbhdeve.tistory.com/195

Verilog RTL 설계(6월 24일 - 4, 순차 논리 회로, Flip-Flop)

 

 

 

 

 

 

2. Latch의 한계점을 보완하기 위한 대책 (Flip - Flop)

• Flip-Flop은 edge-triggered 순차 논리 회로이다.
• 따라서 잠깐 동안 level의 변화를 감지하여 동작하기 때문에 순차 논리 회로의 활성화 신호가 순차 논리 회로의 동작 시간보다 월등히 짧다.
• 따라서 " 활성화 신호 지속 시간이 Latch 동작 시간보다 짧기 때문에 단 한번의 상태가 발생하며, 상태 변화에 대해서 예측할 수 있다."
• Flip Flop은 Latch 회로에서 CP 단자에 펄스 전이 검출기를 장착함으로서 edge triggered 순차 논리 회로로 만들 수 있다.

 

 

 

 

3. SR Flip-Flop

• SR Flip-Flop의 블록 다이어그램와 진리표는 다음과 같다.
• SR Latch의 발진 문제점은 그대로 가지고 있음을 확인할 수 있다.

Block diagram of SR Flip Flop (Source : www.engineersgarage.com)

Truth table of SR Flip Flop (Source : www.engineersgarage.com)

 

 

 

 

4. D Flip-Flop

• D Flip Flop의 논리 게이트 회로, 블록 다이어그램와 진리표는 다음과 같다.
• D Latch의 특성을 그대로 가지고 있음을 확인할 수 있다.

Logic Gate Circuit of D Flip Flop (Source : www.engineersgarage.com)

Block diagram of D Flip Flop (Source : www.engineersgarage.com)

Truth table of D Flip Flop (Source : www.engineersgarage.com)