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목록Watch (1)
거북이처럼 천천히
Verilog RTL 설계(7월 18일 - 2, Stop Watch - 1)
1. Stop Watch 이전 게시글에서 다루었던 Clock 지식을 기반으로 Stop Watch을 구현해보도록 하겠다.단계별로 기능을 하나씩 추가해 나아가도록 하겠다. 2. Basic Stop Watch기본적인 Stop Watch는 다음과 같이 동작한다.- 초기에는 00 : 00초로 시작하며, 시작 버튼을 누르기 전까지는 시계는 동작하지 않는다.- btn[0], btn_start을 누르면 시계가 동작하며, 다시 btn_start을 누르면 다시 시계가 멈춘다. 2.1. Stop watch에서 시계를 어떻게 멈추게 할 것인가?Basys3의 기본 클럭 펄스를 기반으로 분주화를 통해 1sec / 1min을 주기로 갖는 One Cycle Pulse를 얻는다.이 과정에서 기본 클럭 펄스 대신 0을 주게된다면 ..
RTL Design/Verilog RTL 설계
2024. 7. 21. 17:46