거북이처럼 천천히

1. Advanced Clock전체적인 코드에 대한 설명은 아래 게시글 참고하길 바란다. https://jbhdeve.tistory.com/269 Verilog RTL 설계(7월 18일 - 1, Advanced Clock Mode - 4)1. 초 값이 30초 이상일 때, btn_set 버튼을 누를 때마다 분 값이 1씩 증가한다. (또 다른 해결책)해당 문제에 대해서 이미 이전 게시글을 통해서 다루어 보았다.Verilog RTL 설계(7월 17일 - 5, Advanced Clockjbhdeve.tistory.com   // Edge detector.module edge_detector ( input clk, reset_p, input cp, output n_edge, p_edge ); ..

1. 지금까지 설계한 Advanced Clock 소스 코드// Root of modulemodule Set_Clock_Mode( input clk, reset_p, input [3:0] btn, output [3:0] com, output [7:0] seg_7 ); // Get pulse wave of sec, min wire clk_usec, clk_sec, clk_min; clk_div_100 clk_div_usec (.clk(clk), .reset_p(reset_p), .clk_div_100(clk_usec)); clk_div_n clk_div_sec(.clk(clk), .reset_p(reset_p), .clk_source(clk_usec), .p..