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목록duty ratio (3)
거북이처럼 천천히
Verilog RTL 설계(8월 1일 - 1, PWM - 5)
1. Period = 100usec, Frequency = 10kHz인 Pulse wave를 128단계로 나누어 컨트롤하는 모듈 설계 Pulse wave를 128단계로 나누어 컨트롤하는 모듈 >// PWM Duty ratio 128module PWM_Duty_Ratio_cntr( input clk, reset_p, input [6:0] duty, output pwm); // Declare parameter. parameter sysclk_freq = 100_000_000; parameter duty_step = 128; parameter pwm_freq = 10_000; parameter temp = sysclk_freq / duty_step / ..
Verilog RTL 설계(7월 31일 - 1, PWM - 1)
1. Pulse Wave의 Period의 변화에 따른 LED의 변화다양한 주기를 갖는 Pulse wave를 diode에 인가하여 LED의 변화에 대해서 생각해보자.아래와 같이 주기가 1sec인 Pulse wave를 diode에 전달하면 0.5초 동안 diode가 꺼졌다가 0.5초 동안 diode가 켜졌다가를 반복할 것이다.이러한 diode의 변화는 사람의 눈을 통해서도 쉽게 변화를 확인할 수 있다. 이번에 1sec보다 짧은 주기를 갖는 1msec인 Pulse wave를 diode에 전달하면 0.5msec 동안 diode가 꺼졌다가 0.5msec 동안 diode가 켜졌다가를 반복할 것이다.주기가 1초인 Pulse wave를 인가했을 때보다 빠르게 변화하지만, 여전히 사람의 눈을 통해서 쉽게 diode의 ..
8bit Timer / counter - Fast PWM Mode
서론 이전 게시글에서는 CTC Mode ( Clear Timer on Compare Match ) Mode와 Normal Mode에 대해서 다양한 파형을 만들어 봄으로서 공부하였고, 이번에는 duty ratio를 컨트롤 할 수 있는 Fast PWM Mode에 대해서 살펴보도록 하겠다. 본론 (Fast PWM Mode에 대한 이론)💡 Q) Fast PWM Mode란 무엇인가? 이전에 살펴보았던 CTC Mode와 Normal Mode에 대해서 정리하면 다음과 같다. CTC (Clear Timer on Compare Match) ModeOCRn (Output Compare Register n) 을 설정해줌으로서 Counter가 카운트한 값(TCNT0)이 OCRn 값과 Match가 되면 Output C..