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거북이처럼 천천히
Verilog RTL 설계(7월 12일 - 6, Edge detector)
flip_flop_current = cp;flip_flop_old = flip_flop_current;1. Verilog에서 동기순차회로를 설계할 때에는 Clock Pulse와 Reset만 Sensitive variable로 사용하고, 나머지 변수에 대해서는 Sensitive variable로 사용하지 않는다.PDT (Propagation delay time)은 신호 및 데이터가 회로를 통과하는데, 소요되는 시간을 의미한다.PDT 를 정확히 계산하는 것이 회로의 Timing과 성능을 결정 짓는 데, 중요한 요소가 된다.Clock Pulse와 Reset 신호는 동기화하고, 초기화하는데, 사용되는 특별한 신호이다. 따라서 이들 신호의 Timing은 예측이 가능하고, 제어도 가능하다. 하지만, 이를 제외한 나..
RTL Design/Verilog RTL 설계
2024. 7. 15. 11:15