Notice
Recent Posts
Recent Comments
Link
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 8 | 9 | 10 | 11 | 12 | 13 | 14 |
| 15 | 16 | 17 | 18 | 19 | 20 | 21 |
| 22 | 23 | 24 | 25 | 26 | 27 | 28 |
| 29 | 30 |
Tags
- D Flip Flop
- KEYPAD
- prescaling
- ATMEGA128A
- dataflow modeling
- Pspice
- behavioral modeling
- i2c 통신
- pwm
- uart 통신
- DHT11
- hc-sr04
- BASYS3
- structural modeling
- Algorithm
- LED
- gpio
- test bench
- half adder
- Linked List
- Edge Detector
- ring counter
- java
- soc 설계
- Recursion
- atmega 128a
- FND
- stop watch
- vivado
- verilog
Archives
- Today
- Total
목록normal clock (1)
거북이처럼 천천히
Normal Clock
1. Normal Clock전체적인 코드에 대한 설명은 아래 게시글 참고하길 바란다.https://jbhdeve.tistory.com/264 Verilog RTL 설계(7월 17일 - 3, Clock Mode)1. Clock Pulse를 이용하여 Clock 만들기basys3의 기본 클럭 펄스의 주기는 10ns이다. 이를 활용하여 시계를 만들고자 한다.다음과 같이 동작한다.- 4개의 FND를 이용하여 첫 번째, 두 번째 FND는 초 단위,jbhdeve.tistory.com // Edge detector.module edge_detector ( input clk, reset_p, input cp, output p_edge, n_edge ); reg flip_flop_curren..
RTL Design/Verilog 연습
2024. 8. 4. 13:35