목록sequential logic circuit (2)

거북이처럼 천천히

Verilog RTL 설계(6월 25일 - 1, J-K Flip Flop)

1. S-R Flip FlopS-R Flip Flop은 S-R Latch의 CP(Clock Pulse)에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.S-R Flip Flop의 게이트 회로는 다음과 같은 회로도를 갖는다.S-R Flip Flop은 S-R Latch의 CP 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 edge trigger일 뿐, S-R Latch가 갖고 있는 문제점인 "입력값으로 S = 1, R = 1을 주었다가 S = 0, R = 0을 주면 회로의 출력값이 발진한다." 은 그대로 갖고 있다.        2. J - K Flip Flop이전 블로그에서 다루었던 D Flip Flop 은 S-R Flip Flop의 문제점을 "하나의 입력만 받고, 내부..
Verilog/Verilog RTL 설계 2024. 6. 27. 12:08
Verilog RTL 설계 (6월 24일 - 4, 순차 논리 회로, Latch)

1. Sequential Logic Circuit 이란 무엇인가?Combinational Logic Cirucit은 현재 입력값에 의해서 회로의 출력 값이 결정되는 논리회로이다.Sequential Logic Circuit은 현재 입력값 뿐만 아니라 전 단의 과거 상태 값에 의해서 출력이 결정되는 논리 회로이다.    2. Sequential Logic Circuit에서 과거 상태를 기억하기 위해 메모리가 필요하다.Sequential Logic Circuit은 현재 입력과 전 단의 과거 상태에 의해 회로의 출력값이 결정되기 때문에 과거 상태를 기억할 수 있는 기억소자 (메모리)가 필요하다.논리 회로에서 대표적인 기억 소자에는 Flip Flop, Latch가 있다.Flip Flop과 Latch는 1bit 기..
Verilog/Verilog RTL 설계 2024. 6. 26. 16:50
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