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거북이처럼 천천히
Verilog RTL 설계(7월 15일 - 3, SISO Register, SIPO Register)
1. 4bit SISO Register에서 4번째 F/F부터 데이터 값, d를 Store 하는 SISO Shift Register4bit SISO Regster에서 마지막 Flip Flop부터 Store하게 된다.4bit SISO Register의 첫 번째 Flip Flop에서 Shift되어 데이터 출력되어 나온다. module Reversed_SISO_Shift_Register_by_using_parameter_n #(parameter N = 8)( input clk, enable, reset_p, input d, output q ); reg [N-1 : 0] siso_reg; always @(negedge clk or posedge reset_p) begin..
RTL Design/Verilog RTL 설계
2024. 7. 16. 13:50