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목록RTL Design/Verilog RTL 설계 (74)
거북이처럼 천천히
Verilog RTL 설계(7월 19일 - 1, Cooking Timer - 1)
1. Cooking Timer 꽤 늦었지만, 휴일을 통해 Cooking Timer을 구현해보도록 하겠다.Cooking Timer는 주방에서 사용하는 Timer라고 보면 이해하기 쉬울 수 있다.시간을 설정한 뒤, 1초씩 Down Counting하다가 0분 0초가 되었을 때, 알람(Buzz)가 울리도록 설계할 것이다. 2. State diagram Cooking Timer는 2가지 모드를 갖는다.- Start mode : Cooking Timer가 세팅된 시간부터 1초씩 Down Counting하는 모드- Set mode : Cooking Timer의 시작 시간을 세팅하는 모드btn[0]를 btn_start_set 버튼으로 지정하여 btn[0]에 의해 모드 전환이 발생하며, 이를 상태도로 표현하면 다음과 ..
Verilog RTL 설계(8월 1일 - 1, PWM - 5)
1. Period = 100usec, Frequency = 10kHz인 Pulse wave를 128단계로 나누어 컨트롤하는 모듈 설계 Pulse wave를 128단계로 나누어 컨트롤하는 모듈 >// PWM Duty ratio 128module PWM_Duty_Ratio_cntr( input clk, reset_p, input [6:0] duty, output pwm); // Declare parameter. parameter sysclk_freq = 100_000_000; parameter duty_step = 128; parameter pwm_freq = 10_000; parameter temp = sysclk_freq / duty_step / ..
1. Pulse wave의 duty ratio를 128단계로 나누어 컨트롤 하는 모듈을 설계한 뒤, LED를 통한 출력 Pulse wave의 duty ratio를 128단계로 나누어 컨트롤 하는 모듈 >// Duty ratio 128 step controlmodule PWM_prescaling_128_Control_LED( input clk, reset_p, input [6:0] duty, output pwm ); parameter sys_clk = 100_000_000; parameter step_duty = 128; parameter pwm_freq = 10_000; parameter temp = sys_clk / step_duty / pwm_freq; pa..
Verilog RTL 설계(7월 31일 - 3, PWM - 3)
1. LED의 밝기를 128단계로 나누어 컨트롤하기.이번에는 LED의 밝기를 128단계로 나누어 컨트롤 할 수 있도록 모듈 설계해보도록 하겠다.이를 통해 "왜 2단계로 나누어 Prescaling을 진행하는가?"를 정확하게 이해 할 수 있다. // Duty ratio 128 step Controlmodule pwm_led_128_step( input clk, reset_p, input [6:0] duty, output pwm); // Declare base parameter parameter sys_clk = 100_000_000; parameter pwm_freq = 10_000; parameter duty_step = 128; // 최종적으로 ..
Verilog RTL 설계(7월 31일 - 2, PWM - 2)
1. 다이오드가 연속적으로 켜져 있는 상태로 보이기 위해서는 10kHz Pulse wave를 줘야 한다.다이오드가 사람 눈으로 보았을 때, 연속적으로 켜져 있는 상태로 보여주기 위해서는 10kHz 주파수를 갖는 Pulse wave를 인가하는 것이 좋다. 2. 그럼, 어떻게 PWM을 만들 것인가? Prescaling을 통해 원하는 Duty ratio를 갖는 Pulse wave를 만들 수 있다.이를 예시와 함께 알아 보도록 하겠다.- 100usec 주기를 갖는 PWM을 Prescaling을 통해 만들어 보겠다.- Q) 왜 100usec 주기를 갖는 PWM을 만드는가?- A) 10000Hz 주파수를 갖는 Pulse wave의 주기는 100usec 주기를 갖기 때문에 10000Hz 주파수를 만들기 ..
Verilog RTL 설계(7월 31일 - 1, PWM - 1)
1. Pulse Wave의 Period의 변화에 따른 LED의 변화다양한 주기를 갖는 Pulse wave를 diode에 인가하여 LED의 변화에 대해서 생각해보자.아래와 같이 주기가 1sec인 Pulse wave를 diode에 전달하면 0.5초 동안 diode가 꺼졌다가 0.5초 동안 diode가 켜졌다가를 반복할 것이다.이러한 diode의 변화는 사람의 눈을 통해서도 쉽게 변화를 확인할 수 있다. 이번에 1sec보다 짧은 주기를 갖는 1msec인 Pulse wave를 diode에 전달하면 0.5msec 동안 diode가 꺼졌다가 0.5msec 동안 diode가 켜졌다가를 반복할 것이다.주기가 1초인 Pulse wave를 인가했을 때보다 빠르게 변화하지만, 여전히 사람의 눈을 통해서 쉽게 diode의 ..
Verilog RTL 설계(7월 22일 - 3, 4X4 Matrix Keyboard - 3)
1. Button을 짧은 시간동안 연속적으로 누를 경우, 이전 값이 잠깐 출력되는 문제점이 발생1.1. 문제 현상버튼을 짧은 시간동안 연속적으로 누르면 FND에서 이전 값이 잠깐 출력되는 문제점이 발생한다. 1.2. 문제 원인아래 코드와 함께 이해하고자 한다면 쉽게 이해할 수 있다.// state에서 next_state로 넘어가는 시점은 clk_10msec_n 일때, 넘어갔다.always @(posedge clk or posedge reset_p) begin if(reset_p) state = SCAN0; else if(clk_10msec_n) state = next_state;end''' (중간 생략) '''// Row값과 Col값을 비교하여 입력된 키 값을 찾아 Key_va..
Verilog RTL 설계(7월 25일 - 1, Slack)
1. Slack디지털 회로에서 신호가 목적지에 도달하는 데, 필요한 시간(PDT, Propagation delay time)과 실제로 허용된 시간 (Required Time)의 차이를 의미한다.아래 사진과 함께 설명을 이어가도록 하겠다. Clock edge에 데이터를 읽기 위해서는 그 이전에 이미 연산 및 전달이 끝 마치고, 도착한 상태여야 한다.Q) 왜 Clock edge 전후로 여유 시간을 갖고, 데이터를 준비 및 유지해야 하는가?A) Clock Pulse라 하더라도 항상 일정한 주기를 갖고 신호가 발생하지 않는다. 예를 들어 Basys3의 CP의 주기는 10ns이지만, 항상 10ns 주기를 갖고 나타나지 않고 약간의 오차를 갖고 클록 펄스가 나타날 수 있다. (예를 들어 9ns or 11ns에 C..