거북이처럼 천천히

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서론  Verilog RTL 설계 (6월 12일 - 1) 에서 살펴본 Module의 구조 및 사용법을 기반으로 AND Gate와 XOR Gate의 Module를 구현한 뒤, 이를 사용하여 Half adder를 구현해보도록 하겠다.  본론  Half adder 의 Truth table와 논리 회로 구성은 다음과 같이 구성된다.  해당 내용에서 중요한 부분은 Half adder의 진리표도 중요하지만, Half adder는 XOR gate와 AND gate로 각각 구성된다는 점이 핵심 포인트이다.따라서 이번 Half adder 를 구현하기 위해서는 XOR gate의 Module과 AND gate의 Module이 필요하다는 것이다.(물론 XOR, AND Gate는 기본적으로 library로 제공하지만, Veil..

1. Verilog가 어떻게 생겼을까?-  AND Gate에 대해서 Verilog로 작성하면 다음과 같이 작성할 수 있다.- 환경) basys3 개발 보드 module and_gate( input a, b, output reg q ); always @(a, b)begin case({a,b}) 2'b00: q = 0; 2'b01: q = 0; 2'b10: q = 0; 2'b11: q = 1; endcase endendmodule 위 코드에 대해서 하나씩 명령어를 보면서 간략하게 생각해보자. 1.1. Q) Module이란 무엇인가?Module은 Verilog에서 하나의..

오늘은 2024년 6월 12일이고, 처음으로 Verilog 수업을 들었다. 수업 후기는 '아.....앞으로 굉장히 힘들고, 많이 고생하겠다.' 였다. 앞으로 많은 이론을 공부하고, 다양한 설계를 하겠고, 어렵고 힘들겠지만, 열심히 하고, 무조건 그날 배운건 그날 복습하자.  언젠가 공부하고, 고생만큼 보상이 찾아 올 것이다.... 화이팅..