거북이처럼 천천히

1. Half adder1.1. Behavioral Modeling (by using case)// Behavioral modeling of Half addermodule Half_adder_Behavioral_Modeling( input a, b, output reg carry, sum); always @(a, b) begin case({a, b}) 2'b00 : begin carry = 0; sum = 0;end 2'b01 : begin carry = 0; sum = 1;end 2'b10 : begin carry = 0; sum = 1;end 2'b11 : begin carry = 1; ..

1. Counter들어오는 펄스 신호를 세는 장치이전까지 카운트 했던 값에다가 +1을 하며, 카운트해야 하기 때문에 기억 소자가 필요하다.따라서 이전까지 카운트 했던 값을 임시 저장하기 위해 기억 소자인 Flip Flop을 사용한다.  2. Q) Counter와 Timer는 구체적인 차이는 무엇인가?Counter와 Timer는 대부분 함께 사용하지만, 입력 신호의 특성과 용도의 차이를 갖는다.Timer : 입력 신호의 주기가 일정하여 일정한 주기를 갖는 신호를 카운트할 때, 사용Counter : 입력 신호의 주기가 일정하지 않아서 입력 신호의 레벨 변화를 감지하여 카운트 할 때, 사용즉, Timer는 시간 기반의 동작, 카운터는 이벤트 기반 동작에 사용한다.   3. 그러면 일정한 주기의 신호를 카운트한..

1. T LatchJ-K Latch에서 입력값으로 J = 1, K = 1을 주었을 때, 출력값, Q(t+1)은 이전 출력값, Q(t)를 Toggle시켜 출력한다.T Latch는 J-K Latch에서 입력 J와 입력 K을 하나로 묶어서 하나의 T로 동작하는 Latch이다.따라서 T Latch는 J-K Latch의 동작 중에서 입력값으로 J = 1, K =1이 들어왔을 때, 이전 출력값을 Toggle시켜 출력시키는 기능을 가져와 구현한 Flip Flop이라고도 볼 수 있다.T Latch의 게이트 회로와 블록도는 아래와 같다.    2. T Flip FlopT Flip Flop은 T Latch에서 CP(Clock Pulse)의 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.따라..

1. S-R Flip FlopS-R Flip Flop은 S-R Latch의 CP(Clock Pulse)에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.S-R Flip Flop의 게이트 회로는 다음과 같은 회로도를 갖는다.S-R Flip Flop은 S-R Latch의 CP 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 edge trigger일 뿐, S-R Latch가 갖고 있는 문제점인 "입력값으로 S = 1, R = 1을 주었다가 S = 0, R = 0을 주면 회로의 출력값이 발진한다." 은 그대로 갖고 있다.        2. J - K Flip Flop이전 블로그에서 다루었던 D Flip Flop 은 S-R Flip Flop의 문제점을 "하나의 입력만 받고, 내부..

1. Latch의 한계Latch는 Level trigger 에서 동작하는 1bit 데이터를 기억하는 기억소자이다.S-R Latch에서 "입력값으로 S = 1, R = 1이 들어오면 회로의 출력이 발진할 수 있다."는 문제점을 가졌지만, D Latch에서  입력값으로 S = 1, R = 1이 들어오는 것을 제한함으로 해당 문제점을 해결 할 수 있었다.하지만, S-R Latch, D Latch에는 중요한 문제점이자, Latch의 한계를 갖는다."활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."활성화 신호 지속 시간은 "Latch가 동작하는 레벨에 있는 시간"을 의미한다.   2. Q) 왜 활성화 신호 지속 시간이 Latch의 동작 시간보다 길면..

1. Sequential Logic Circuit 이란 무엇인가?Combinational Logic Cirucit은 현재 입력값에 의해서 회로의 출력 값이 결정되는 논리회로이다.Sequential Logic Circuit은 현재 입력값 뿐만 아니라 전 단의 과거 상태 값에 의해서 출력이 결정되는 논리 회로이다.    2. Sequential Logic Circuit에서 과거 상태를 기억하기 위해 메모리가 필요하다.Sequential Logic Circuit은 현재 입력과 전 단의 과거 상태에 의해 회로의 출력값이 결정되기 때문에 과거 상태를 기억할 수 있는 기억소자 (메모리)가 필요하다.논리 회로에서 대표적인 기억 소자에는 Flip Flop, Latch가 있다.Flip Flop과 Latch는 1bit 기..

1. FPGA에서는 Gate 관점이 아닌 MUX 관점에서 회로를 설계한다.FPGA 내부에는 D Flip-Flop와 LUT (Look Up Table)를 기본 구성 요소로 갖고 있다.LUT는 임의의 Gate의 Truth Table를 보고, Truth Table에 맞게 설계 및 프로그래밍할 수 있다.LUT는 MUX 구조로 구현된다.  ⭐ ⭐ ⭐ ⭐ ⭐   Q) Gate 기반으로 회로 설계와 비교 했을 때, MUX 기반으로 회로 설계의 장점은 무엇인가?유연성 : Truth Table만 있다면 MUX를 통해 다양한 게이트 및 논리 함수를 구현할 수 있다.즉, 하드웨어 수정 없이 프로그래밍을 통한 기능 변경이 가능하다.아래는 간단하게 AND, OR gate를 MUX를 통해 구현한 경우이다. 아래 사진을 통해 알 ..

1. 멀티플렉서 (MUX, Multiplxer or Selector)MUX는 2^n 개 입력 단자를 통해 동시에 여러 입력값이 들어오면 n개의 Selector를 통해 2^n개의 입력 단자 중 하나를 선택하여 출력으로 내보내는 논리 회로즉, 동시에 2^n개 입력 데이터가 들어오더라도 n개의 선택선에 의해 선택된 입력 단자만이 출력으로 전달된다.Q) MUX와 Encoder의 차이점은 무엇인가?- Encoder에서 1) 2개 이상의 입력 단자에서 True일 수 없었으며, 2) 선택선이 없었고, 3) 진리표에 의해 정해진 입력이 들어오면 정해진 출력이 출력되었다.- MUX에서는 1) 동시에 여러 입력이 들어올 수 있어 2개 이상의 입력 단자에서 True일 수 있으며, 2) 선택선에 의해 여러 개의 입력 단자 중..