거북이처럼 천천히

1. 비동기식 카운터비동기식 카운터는 첫 번째 플립플롭만 클럭 펄스 (Clock Pulse)와 동기화되어 있는 카운터를 의미한다.비동기식 카운터 중 하나인 리플 카운터 (Ripple Counter)을 이용하여 비동기식 업, 다운 카운터를 설계했다.https://jbhdeve.tistory.com/201 Verilog RTL 설계(6월 25일 - 3, Counter)1. Counter들어오는 펄스 신호를 세는 장치이전까지 카운트 했던 값에다가 +1을 하며, 카운트해야 하기 때문에 기억 소자가 필요하다.따라서 이전까지 카운트 했던 값을 임시 저장하기 위해 기억jbhdeve.tistory.com 하지만, 비동기식 카운터는 첫 번째 플립플롭만 클럭 펄스와 동기화 되어 있기 때문에 클럭 변화에 대해서 카운트 값이..

1. Combinational Logic Circuit Verilog에서 증감 연산자, 복합 대입 연산자를 지원하지 않는다.비교기는 가산기처럼 단순 병렬 연결함으로서 2bit 이상의 비교기를 설계할 수 없다.- 따라서 2bit 이상의 비교기는 별도로 설계해야 한다.- 하지만, 32bit 비교기를 설계한다면 32 이하 비트에서 비교를 할 때, 특정 비트만 값을 넣고,  나머지 bit에 대해서 0으로 채워줌으로서 32bit 비교기를 통해 비교 연산 수행 가능하다. Decoder와 Encoder도 가산기처럼 병렬 연결하여 사용할 수 있다.DEMUX를 구현에서 선택선에 의해 선택 받지 못한 출력선에 대해서 0을 출력하도록 설계했다.- 선택 받지  못한 출력선에 대해서 0으로 출력하지 않도록 설계한다면 해당 출력..

1. Asynchronous MOD 16 up counter, T Flip-Flop // Behavioral modeling of T Flip Flopmodule t_flip_flop ( input t, input clk, enable, reset, output reg q ); always @(negedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; endendmodule// Asynchronous up counter MOD 10 module Asynchronous_Up_Counter_MOD_10_T_Flip_Flop..

1. Behavioral Modeling of T Flip Flop (Positive edge sensitive)// Behavioral modeling of T Flip Flopmodule Behavioral_Modeling_of_T_Flip_Flop_Positive( input t, input clk, enable, reset, output reg q ); always @(posedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; end endmodule        2. Behavioral Modeling ..

1. Behavioral modeling of JK Flip Flop (Positive edge)// Behavioral modeling of JK Flip Flopmodule Behavioral_modeling_of_JK_Flip_Flop_Positive( input j, k, input clk, enable, reset, output reg q ); always @(posedge clk or posedge reset) begin if(reset) q = 0; else if(enable) begin if(j == 0 && k == 0) q = q; else if(j == 1 && k == 0) q = 1; ..

1. Behavioral modeling of SR Latch with clcok (Positive edge sensitive)// Behavioral modeling of SR Latchmodule Behavioral_modeling_of_SR_Latch_Positive_edge( input s, r, input clk, enable, reset, output reg q ); always @(*) begin if(reset) q = 0; else if(enable) begin if(clk==1 && s==1 && r==0) q = 1; else if(clk==1 && s==0 && r==1) q = 0; ..

1. Behavioral modeling of combination of 4X1 MUX and 1X4 DEMUX (case)// Behavioral Modeling of MUX module mux ( input[3:0] signal, input[1:0] selector, output reg data ); always @(*) begin case(selector) 2'b00 : data = signal[0]; 2'b01 : data = signal[1]; 2'b10 : data = signal[2]; 2'b11 : data = signal[3]; default da..

1. MUXMUX는 2^n 개의 입력선과 n 개의 선택선, 1개의 출력선을 갖는다.2^n 개의 입력선을 통해 한 번에 동시에 여러 데이터들 들어오지만, 실질적으로 출력선을 통해 출력되는 데이터는 n 개의 선택선에 의해 선택된 단 1개의 입력선으로 들어오는 데이터 이다.    2. DEMUXDEMUX는 1개의 입력선과 n 개의 선택선, 2^n개의 출력선을 갖는다.DEMUX는 2^n 개의 출력선을 갖지만, 실질적으로 입력선을 통해 들어온 데이터를 출력으로 내보내는 출력선은 n 개의 선택선에 의해 선택받은 출력선이다.MUX 와 DEMUX에 대한 자세한 내용은 아래 게시글을 참조하기 바란다.MUX와 DEMUX (tistory.com) MUX와 DEMUX1. MUX (MultipleXer)MUX는 여러 개의 입력..