본문 바로가기

분류 전체보기

 (271)
동기식 카운터 (Synchronous Counter) 1. 동기식 카운터 카운터를 구성하는 모든 플립플롭들은 클록 펄스 (Clock pulse)와 동기화되어 있는 카운터따라서 모든 플립플롭들은 클록 펄스의 변화에 대해서 동시에 동작한다.이러한 특징 때문에 동기식 카운터 (Synchronous Counter)는 비동기식 카운터 (Asynchronous Counter)보다 동작 속도가 빠르다.하지만, 회로 구성 측면에서 상대적으로 복잡하다는 단점을 갖는다.    2. 동기식 카운터의 설계 과정동기식 카운터는 JK Flip Flop, D Flip Flop, T Flip Flop 등으로 설계할 수 있다.아래 표는 동기 카운터의 설계 과정을 정리한 표이며, 이를 통해 플립플롭을 선택한 뒤, 목적에 맞는 동기 카운터를 설계할 수 있다.단계과정내용1State diagr..
Verilog 연습 리스트 보호되어 있는 글입니다.
리셋형 10진 비동기 업 카운터 1. 리셋형 10진 비동기 업 카운터란?0 부터 9까지 Up counting을 하는 업 카운트9 (1001)에서 10 (1010)으로 넘어가게 되면 리셋되어 다시 0 (0000)으로 돌아가 업 카운트한다.JK Flip-Flop으로 구성하며, 비동기식 카운터이기 때문에 첫 번째 플립플롭에만 CP (클롭 펄스)와 동기화되어 있고, 나머지 플립플롭들은 이전 플릅플롭의 출력을 CLK 단자와 연결하여 이전 플립플롭의 출력과 동기화되어 있다.리셋형 10진 비동기 업 카운터 동작은 다음과 같다.QAQBQCQDQD QC QB QA10진수000000000100000011010000102110000113001001004101001015011001106111001117000110008100110019Reset1010 -> ..
비동기식 카운터 (Asynchronous Counter) 1. Timer / Counter 1.1. Timer 일정한 시간 간격을 가지고, 이벤트를 발생시키거나 시간 측정하는데 사용한다.주로 주기를 갖는 클럭 신호를 사용하여 시간 측정한다. 1.2. Counter입력 신호를 발생 횟수를 카운트하는데, 사용한다.주로 입력 신호나 클럭 신호의 Positive edge나 Negative edge을 감지하여 카운트한다. 즉, Timer와 Counter의 차이점은 다음과 같다.Timer는 일정한 주기를 갖는 클럭을 사용하여 시간 측정에 초점을 두고,Counter는 일정한 주기를 갖지 않는 클럭을 사용하여 이벤트 카운트에 초점을 둔다.Timer는 일정한 주기를 갖는 클럭을 사용하지만,Counter는 일정한 주기를 갖지 않는 클럭을 사용한다. (주기를 갖는 클럭 카운트 가..
JK Flip-Flop / T Flip-Flop 1. JK Flip FlopSR Latch / Flip-Flop은 S = 1, R = 1 값을 입력으로 넣었을 때, 발진할 수 있다는 문제점을 갖고 있었다.D Latch / Flip-Flop은 이러한 문제점의 원인 S = 1, R = 1 값의 입력을 제한함으로써 문제점을 해결하였다.JK Latch / Flip-Flop은 S = 1, R = 1 값의 입력을 받되, 해당 입력값이 들어오면 이전 출력값을 Toggle 시켜 출력시킨다.JK Flip Flop은 다음과 같은 진리표와 논리 게이트 회로를 갖는다.  다시 정리하자면 다음과 같다.- SR Latch, F/F 는 S = 1, R = 1 입력값을 넣으면 출력 Q, Q'가 모두 0으로 출력한 뒤, 다시 S = 0, R = 0 입력값을 넣으면 출력 Q, Q'가..
SR Flip-Flop / D Flip-Flop 1. Latch의 한계Latch는 level-triggered 순차 논리 회로이며, High level or Low level에 있는 동안 입력 값을 받고, 동작하게 된다.하지만, Latch의 활성화 신호 시간가 Latch의 동작시간 보다 길게 되면 Latch는 한 번만 동작하는 것이 아니라 2번 이상을 동작하게 된다.이는 " 활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."는 문제점을 갖는다.이러한 문제점은 SR Latch 뿐만 아니라 JK Latch, T Latch에서도 나타난다.Latch의 한계점에 대해서 구체적으로 알고 싶다면 아래 게시글을 참조하자.https://jbhdeve.tistory.com/195 Verilog RTL 설계(..
Ring Counter 1. Ring CounterRing Counter는 Shift register를 이용한 Counter이다.Ring Counter는 Shift register와 다른 차이점을 갖는다.- 첫 번째 Flip-Flop은 외부로부터 데이터를 받지 않고, 마지막 Flip-Flop의 출력을 Feedback하여 받는다.- 첫 번째 Flip-Flop은 초기에 1로 설정하기 위해 독립적인 PR 단자를 갖는다.- 첫 번째 Flip-Flop은 외부 데이터와 동기화 되어 있지 않기 때문에 초기 설정을 제외하고, 독립적으로 동작한다.자세한 Ring Counter는 아래 게시글을 참조하자.Ring Counter (tistory.com) Ring Counter1. Ring CounterRing Counter는 Shift Regist..
Ring Counter 1. Ring CounterRing Counter는 Shift Register로 구성된 디지털 카운터 (Digital Counter)이다.Ring Counter의 첫 번째 Flip Flop은 외부로부터 데이터를 받지 않고, 마지막 Flip-Flop의 출력을 Feedback을 받는다.이렇게 하면 데이터가 Ring을 돌듯이 회로를 계속 순환한다. 2. Ring Counter 의 동작Ring Counter는 첫 번째 D Flip-Flop의 출력, QA를 1로 사전 설정한다.QA에 설정된 데이터 값, '1'은 CK에 공급되는 클록 펄스가 상승할 때마다 오른쪽으로 1bit 씩 Shift한다.마지막 Flip-Flop에 도달하면 Feedback에 의해 다시 첫 번째 Flip-Flop으로 이동한다. 이를 표로 표현하면..

티스토리툴바