| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | ||||
| 4 | 5 | 6 | 7 | 8 | 9 | 10 |
| 11 | 12 | 13 | 14 | 15 | 16 | 17 |
| 18 | 19 | 20 | 21 | 22 | 23 | 24 |
| 25 | 26 | 27 | 28 | 29 | 30 | 31 |
- stop watch
- soc 설계
- ring counter
- structural modeling
- prescaling
- ATMEGA128A
- pwm
- LED
- hc-sr04
- dataflow modeling
- D Flip Flop
- FND
- java
- Pspice
- Recursion
- BASYS3
- Linked List
- test bench
- Edge Detector
- Algorithm
- i2c 통신
- vivado
- gpio
- verilog
- KEYPAD
- behavioral modeling
- atmega 128a
- half adder
- DHT11
- uart 통신
- Today
- Total
목록4bit parallel adder (2)
거북이처럼 천천히
4 bit parallel adder (4비트 병렬 가산기)
1. 4비트 병렬 가산기병렬 가산기는 Full adder를 병렬로 연결하여 2bit 이상의 2진수를 덧셈 연산할 수 있는 가산기이다.각각의 Full adder들은 각 비트에서 독립적으로 덧셈연산을 수행하며, LSB을 제외한 나머지 비트에 해당하는 Full adder들은 이전 비트에서 발생한 Carry 값을 받아 연산한다.이전 비트로 부터 Carry값을 받아야 연산 할 수 있기 때문에 PDT (Propagation Delay Time)이 발생한다. 2. 4비트 병렬 가산기의 구현 (PSpice) 입력 A : 0011, B : 1010 출력 Cout = 0, Sum = 1101 입력 A : 1010, B : 0101 출력 Cout = 0, Sum = 1111
Verilog RTL 설계 (6월 13일 - 2)
1. 4bit Parallel-adder - 4bit 병렬 가산기는 다음과 같은 구조를 갖는다.- 4bit 병렬 가산기는 아래와 그림과 같이 4bit 데이터 A, B를 가산기에 대입하면 전가산 수행 후, 결과 값이 출력된다. - 위 그림에서 알 수 있듯이 4bit parallel-adder는 4개의 Full-adder를 병렬로 연결함으로서 만들 수 있다.- 4bit parallel adder에 대해서 Structural modeling, Dataflow modeling으로 구현해보겠다.- Q) 왜 4bit parallel adder의 Behavior modeling 을 구현하지 않는가? A) 입력 값으로 4bit 크기를 갖는 A, B 와 1bit 크기를 갖는 Sign 데이터가 들어오는 데, 모든 경우의..