거북이처럼 천천히

1. Normal Clock전체적인 코드에 대한 설명은 아래 게시글 참고하길 바란다.https://jbhdeve.tistory.com/264 Verilog RTL 설계(7월 17일 - 3, Clock Mode)1. Clock Pulse를 이용하여 Clock 만들기basys3의 기본 클럭 펄스의 주기는 10ns이다. 이를 활용하여 시계를 만들고자 한다.다음과 같이 동작한다.- 4개의 FND를 이용하여 첫 번째, 두 번째 FND는 초 단위,jbhdeve.tistory.com  // Edge detector.module edge_detector ( input clk, reset_p, input cp, output p_edge, n_edge ); reg flip_flop_curren..

1. 개발 목적이전에 배웠던 "일반 시계"와 "Stop Watch", "Cooking Watch" 지식을 기반으로 통합형 시계를 만들고자 한다.이를 통해 일반 시계와 Stop Watch, Cooking Watch에 대해서 복습하고, 여러 시계 모듈을 통합하는 과정에서 디지털 회로도의 이해하는 능력과 Verilog의 프로그래밍 실력을 향상 시킬 수 있다.    2. 시계 동작 설명통합 시계는 총 3가지의 모드를 갖는다.- 첫 번째 모드) 일반 시계 모드- 두 번째 모드)  Stop Watch 모드- 세 번째 모드)  Cooking Watch 모드각각의 모드들은 다음과 같은 버튼 갯수와 역활을 갖는다.▶ 일반 시계 모드는 버튼 3개를 갖는다.   - watch / set 버튼 : 시계 모드와 설정 모드를 변..

1. HC-SR04와 Basys3의 통신을 FSM (Finite State Machine)으로 구현해보자.이전 게시글에서 HC-SR04와 MCU 간의 통신과정을 State diagram으로 그린 것을 토대로 FSM (Finite State Machine)방식으로 구현하고자 한다.이를 통해 FSM(Finite State Machine)에 대해서 공부를 하는 동시에 Data Sheet에 대한 읽는 능력을 향상하는 것을 목적으로 하고 있다.HC-SR04의 동작 원리와 HC-SR04와 MCU 간의 통신 과정이 궁금하다면 이전 게시글을 참고하길 바란다.Verilog RTL 설계(7월 24일 - 2, HC-SR04 기초) (tistory.com) Verilog RTL 설계(7월 24일 - 2, HC-SR04 기초)..

1. DHT11 (Digital Humidity Temperature 11)이번에는 온도와 습도를 측정하는 디지털 센서, DHT11을 이용하여 온도와 습도 센서를 측정해보도록 하겠다.이를 통해 FSM(Finite State Machine) 구현와 통신 방식에 대해서 공부하도록 하겠다.DHT11와 basys3을 연결하여 DHT11으로 부터 온도와 습도 데이터를 전달받기 위해서 DHT11의 DataSheet를 보고, 통신에 필요한 과정 및 데이터가 필요하다.따라서 DHT11로 부터 온도, 습도를 전달 받는 과정부터 살펴보도록 하겠다.  2. DHT11으로 온도, 습도 데이터를 전달 받는 방법DHT11와 MCU 간에 연결 및 회로도는 다음과 같이 연결된다. 위 그림을 통해 알 수 있듯이 MCU와 DHT11간에..

1. FSM 기법이란?Finite State Machine시스템의 동작을 상태, 이벤트, 전이로 모델링하는 수학적 모델을 의미.시스템은 한 번에 단 하나의 상태만 가질 수 있다.  1.1. FSM의 장점복잡한 시스템 동작에 대해서 유한 상태로 나눈 뒤, 각각의 상태에 대한 동작과 다른 상태로 전이를 위한 조건을 정의함으로서 복잡한 시스템을 단순화할 수 있다.시스템의 동작을 여러 상태로 나누었기 때문에 디버깅 과정에서 문제가 발생했을 때, 어느 부분에서 문제가 발생했는지를 쉽게 파악하여 빠르게 고칠 수 있다.  1.2. FSM와 상태도(State diagram)과의 관계FSM은 시스템의 동작을 여러 상태로 나누어 현재 상태의 작업을 수행한 뒤, 발생한 이벤트에 따라 다른 이벤트로 전이된다.FSM의 시스템의..

1. 4X4 Matrix Keyboard4X4 Matrix Keyboard는 다음과 같은 회로도를 같는다.Row와 Column간에 회로 연결은 16개의 Switch간에 연결되어 있다.   2. 어떻게  버튼이 눌렀는지를 확인하는가?Row 값(R1, R2, R3, R4)들이 High-level인 상태에서 특정 버튼을 누르게 된다면 해당하는 열(C1, C2, C3, C4)의 값이 Low-Level에서 High-Level 로 변한다.ex) R1, R2, R3, R4 = 0001인 상태에서 버튼 0을 누르면 C1, C2, C3, C4 = 0100이 출력된다.ex) R1, R2, R3, R4 = 0100인 상태에서 버튼 6을 누르면 C1, C2, C3, C4 = 0010이 출력된다.    3. 만약, C1값이 H..

1. 4초 때 리셋 버튼을 누른 뒤, 다시  Stop watch를 실행하니 56초때 분값이 증가한다.  1.1. 문제 현상4초 때 리셋 버튼을 누른 뒤, 다시 Stop Watch를 실행하니 56초때 분값이 증가하는 현상을 확인할 수 있다.     1.2. 문제 원인 BCD 60진 Counter를 통해 현재까지 Counter가 counting한 값을 초기화 시켜줌으로서 cur_time 값을 초기화시켜주었으며, lap_time도 btn_clear가 활성화되면 초기화시켜줌으로서 0분 0초로 만들어 주었다.그러나, BCD 60진 Counter가 Counting함에 있어 기준 펄스가 되는 clk_sec와 clk_min에 대해서 초기화를 시켜주지 않았다.따라서 clk_sec과 clk_min 펄스파는 clear 된 ..

1. Clear 기능 추가하기이번 게시글은 지난 게시글에 이어 Clear 기능을 추가하도록 하겠다.이전 게시글에 대해서 궁금하다면 아래 링크를 통해 이전 게시글을 참조 하길 바란다.https://jbhdeve.tistory.com/271 Verilog RTL 설계(7월 18일 - 3, Stop Watch - 2)1. Lap 기능 추가하기이전 게시글에서 구현한 기본적인 Stop Watch에 이어 랩 기능을 추가하도록 하겠다.https://jbhdeve.tistory.com/270 Verilog RTL 설계(7월 18일 - 2, Stop Watch - 1)1. Stop Watch 이전 게시글에서jbhdeve.tistory.comClear 버튼을 누르면 랩 모드에 저장된 시간과 Stop Watch 모드에서 이..