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거북이처럼 천천히

Verilog RTL 설계 (6월 13일 - 1)

1.What is the Dataflow modeling?Dataflow modleling은 논리 회로내에서 데이터의 흐름에 따라 논리회로를 설계하는 기법을 의미한다.따라서 Dataflow modeling은 "입력 데이터가 어떠한 과정을 거쳐 어떻게 출력 단자로 출력되는가?"를 중심으로 회로를 설계한다.Dataflow modelingd은 특징은 다음과 같다.1. 산술, 논리, 비트 연산자를 사용할 수 있다.2. "assign" 키워드를 통해 입력 포트의 변화가 발생하면 이를 다시 연산한다.3. 모든 assign 문은 프로그래밍 언어처럼 순차적으로 수행하는 것이 아닌 모든 assign문을     병렬 처리를 수행하여 동시에 처리 및 출력한다. 2. 그럼, assign 키워드는 무엇이며, 어떤 역활을 수행하..
Verilog/Verilog RTL 설계 2024. 6. 14. 08:40
2024년 6월 12일 - Verilog Review

1. AND Gate (Behavior modeling)- Behavior modeling을 통해 AND Gate를 구현- // AND Gate Behavior Modelingmodule AND_Gate_Behavior_Modeling( input a, b, output reg out_value); // input port a, b에 대해서 // 입력 값에 따라 출력 값을 지정함으로서 // 입/출력 값으로 회로를 설계했기 때문에 // 이는 Behavior Modeling이다. always @(a ,b) begin case({a, b}) 2'b00 : o..
Verilog/Verilog 연습 2024. 6. 13. 19:57
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