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목록latch의 한계 (1)

거북이처럼 천천히

SR Flip-Flop / D Flip-Flop

1. Latch의 한계Latch는 level-triggered 순차 논리 회로이며, High level or Low level에 있는 동안 입력 값을 받고, 동작하게 된다.하지만, Latch의 활성화 신호 시간가 Latch의 동작시간 보다 길게 되면 Latch는 한 번만 동작하는 것이 아니라 2번 이상을 동작하게 된다.이는 " 활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."는 문제점을 갖는다.이러한 문제점은 SR Latch 뿐만 아니라 JK Latch, T Latch에서도 나타난다.Latch의 한계점에 대해서 구체적으로 알고 싶다면 아래 게시글을 참조하자.https://jbhdeve.tistory.com/195 Verilog RTL 설계(..
논리 회로/디지털 논리 회로 2024. 7. 6. 13:17
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