Notice
Recent Posts
Recent Comments
Link
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | 4 | 5 | ||
| 6 | 7 | 8 | 9 | 10 | 11 | 12 |
| 13 | 14 | 15 | 16 | 17 | 18 | 19 |
| 20 | 21 | 22 | 23 | 24 | 25 | 26 |
| 27 | 28 | 29 | 30 | 31 |
Tags
- BASYS3
- Recursion
- FND
- i2c 통신
- verilog
- stop watch
- soc 설계
- behavioral modeling
- pwm
- ATMEGA128A
- uart 통신
- java
- ring counter
- atmega 128a
- dataflow modeling
- prescaling
- test bench
- DHT11
- Linked List
- D Flip Flop
- structural modeling
- half adder
- Algorithm
- gpio
- hc-sr04
- Edge Detector
- LED
- KEYPAD
- vivado
- Pspice
Archives
- Today
- Total
목록verilog의 비교 연산자 (1)
거북이처럼 천천히
Verilog RTL 설계 (6월 13일 - 4)
1. 1bit Comparator1bit 비교기는 1bit 데이터 2개를 입력받아 두 값을 비교하여 1) A > B인지 2) A == B인지 3) A 1bit 비교기의 Truth table 과 논리 회로는 다음과 같다. 2. 1bit Comparator ( Behavior modeling )module comparator_1bit_behavior_modeling( input a, b, output reg equal, greater, less ); always @(*) begin case({a, b}) 2'b00 : begin equal = 1; greater = 0; less = 0; end ..
RTL Design/Verilog RTL 설계
2024. 6. 15. 16:02