거북이처럼 천천히

1. Module with parametes (N bit comparator)// Module with parametermodule Module_with_parameters #(parameter N=8)( input [N-1:0] a, b, output equal, greater, less); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 :0; assign less = (a   2. 4 bit Comparator by using module with parameter// Module with parametermodule Module_with_parameters #(parameter N=8)( input ..

1. 반가산기 (Half adder)반가산기는 입력값으로 1bit 크기의 데이터 A, B를 입력받아서 덧셈 연산을 수행 한 뒤, 연산의 결과로 합, Sum과 자리올림, Cout을 출력한다.반가산기는 전가산기와 다르게 자리올림 입력 Cin을 받지 않기 때문에 완전한 가산기는 아니다.반가산기의 진리표는 다음과 같다. 1.1. 반가산기의 회로 구성위 진리표를 토대로 논리식을 Sum of Product으로 표현하면 다음과 같다.Half adder의 논리식을 토대로 디지털 논리 회로를 구성하면 다음과 같다.      2. 전가산기 (Full adder)전가산기는 입력값으로 1bit 크기의 데이터와 전단의 Carry 값인 Cin을 입력받아서 덧셈 연산을 수행한 뒤, 연산의 결과 값으로 합, Sum과 자리올림, Co..

1. 4 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 4bit Comparatormodule Comparator_4bit_Dataflow_Modeling( input [3:0] a, b, output equal, greater, less ); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 : 0; assign less = (a       2. 32 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 32 bit Comparator.module Comparator_32bit_Dataflow_Modelin..

1. 1 bit Comparator (by using case)// Behavioral Modeling of 1bit comparator (by using case)module Comparator_1bit_Behavioral_Modeling_by_using_case( input a, b, output reg equal, greater, less); always @(a, b) begin case({a, b}) 2'b00 : begin equal = 1; greater = 0; less = 0; end 2'b01 : begin equal = 0; greater = 0; less = 1; end 2'b10 : be..

1. Structural Modeling of 4 bit parallel adder / subtractor// Behavioral Modeling of and gate.module and_gate ( input a, b, output reg out); always @(a, b) begin case({a, b}) 2'b00 : out = 0; 2'b01 : out = 0; 2'b10 : out = 0; 2'b11 : out = 1; endcase endendmodule// Behavioral Modeling of xor gatemodule xor_gate ( input..