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목록전체 글 (171)
거북이처럼 천천히
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1. 부울 대수와 부울 정리를 적용하여 간소화 진리표와 동일하게 출력값, Y가 나타냄을 확인할 수 있으며, 이를 통해 간소화가 잘 되었음을 확인할 수 있다. 2. 드 모르강의 정리드 모르강의 정리를 이용하면 AND와 OR로 표현된 논리식을 NOR와 NAND의 논리식으로 바꿀 수 있다.제 1정리 : 각 변수를 부정한 것의 OR는 NAND와 같다.제 2정리 : 각 변수를 부정한 것의 AND는 NOR와 같다. 2.1. PSpice를 통한 드 모르강의 정리 증명진리표와 부울 대수와 부울 정리를 적용하여 간소화하였던 논리식에 대해서 드 모르강의 정리를 적용하면 다음과 같이 표현할 수 있다.이를 게이트 회로로 구성한다면 다음과 같다. 드 모르강의 정리를 통해 변화된 게이트 또한 동일한 시뮬레이션..
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1. S-R Flip FlopS-R Flip Flop은 S-R Latch의 CP(Clock Pulse)에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.S-R Flip Flop의 게이트 회로는 다음과 같은 회로도를 갖는다.S-R Flip Flop은 S-R Latch의 CP 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 edge trigger일 뿐, S-R Latch가 갖고 있는 문제점인 "입력값으로 S = 1, R = 1을 주었다가 S = 0, R = 0을 주면 회로의 출력값이 발진한다." 은 그대로 갖고 있다. 2. J - K Flip Flop이전 블로그에서 다루었던 D Flip Flop 은 S-R Flip Flop의 문제점을 "하나의 입력만 받고, 내부..
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1. High와 Low 레벨의 전압 기준디지털 신호에서 High 레벨은 3.3V or 5.0V, Low 레벨은 0V로 정의된다. 그러나, 정확한 전압값으로 High 레벨과 Low 레벨을 인식한다면 논리 회로에서 정확한 동작하기 힘들다.→ 신호가 전달되는 과정에서 노이즈 및 손실이 발생하기 때문에 전압의 변화가 발생한다.따라서 어느 정도 전압 값의 범위를 정의하여 "해당 영역에 전압 값을 갖는다면 High 레벨로 인식하겠다.", "해당 영역에 전압 값을 갖는다면 Low 레벨로 인식하겠다." 형식으로 동작하도록 설계하는 것이다.High 레벨과 Low 레벨로 인식하는 전압 기준은 논리 게이트 마다 다르다. 2. 잡음 여유도 (Noise Margin)위 논리 레벨의 전압 기준을 보면 출력 전압과 입력 전압..
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1. Latch의 한계Latch는 Level trigger 에서 동작하는 1bit 데이터를 기억하는 기억소자이다.S-R Latch에서 "입력값으로 S = 1, R = 1이 들어오면 회로의 출력이 발진할 수 있다."는 문제점을 가졌지만, D Latch에서 입력값으로 S = 1, R = 1이 들어오는 것을 제한함으로 해당 문제점을 해결 할 수 있었다.하지만, S-R Latch, D Latch에는 중요한 문제점이자, Latch의 한계를 갖는다."활성화 신호 지속 시간이 Latch 동작 시간보다 길면 다중 상태 변화가 발생하여 최종 상태가 예측 불가능하다."활성화 신호 지속 시간은 "Latch가 동작하는 레벨에 있는 시간"을 의미한다. 2. Q) 왜 활성화 신호 지속 시간이 Latch의 동작 시간보다 길면..
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1. Sequential Logic Circuit 이란 무엇인가?Combinational Logic Cirucit은 현재 입력값에 의해서 회로의 출력 값이 결정되는 논리회로이다.Sequential Logic Circuit은 현재 입력값 뿐만 아니라 전 단의 과거 상태 값에 의해서 출력이 결정되는 논리 회로이다. 2. Sequential Logic Circuit에서 과거 상태를 기억하기 위해 메모리가 필요하다.Sequential Logic Circuit은 현재 입력과 전 단의 과거 상태에 의해 회로의 출력값이 결정되기 때문에 과거 상태를 기억할 수 있는 기억소자 (메모리)가 필요하다.논리 회로에서 대표적인 기억 소자에는 Flip Flop, Latch가 있다.Flip Flop과 Latch는 1bit 기..