목록and gate (2)

거북이처럼 천천히

2024년 6월 12일 - Verilog Review

1. AND Gate (Behavior modeling)- Behavior modeling을 통해 AND Gate를 구현- // AND Gate Behavior Modelingmodule AND_Gate_Behavior_Modeling( input a, b, output reg out_value); // input port a, b에 대해서 // 입력 값에 따라 출력 값을 지정함으로서 // 입/출력 값으로 회로를 설계했기 때문에 // 이는 Behavior Modeling이다. always @(a ,b) begin case({a, b}) 2'b00 : o..
Verilog/Verilog 연습 2024. 6. 13. 19:57
Verilog RTL 설계 (6월 12일 - 1) - Verilog 넌 누구냐?

1. Verilog가 어떻게 생겼을까?-  AND Gate에 대해서 Verilog로 작성하면 다음과 같이 작성할 수 있다.- 환경) basys3 개발 보드 module and_gate( input a, b, output reg q ); always @(a, b)begin case({a,b}) 2'b00: q = 0; 2'b01: q = 0; 2'b10: q = 0; 2'b11: q = 1; endcase endendmodule 위 코드에 대해서 하나씩 명령어를 보면서 간략하게 생각해보자. 1.1. Q) Module이란 무엇인가?Module은 Verilog에서 하나의..
Verilog/Verilog RTL 설계 2024. 6. 12. 20:27
이전 Prev 1 Next 다음