| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | ||||
| 4 | 5 | 6 | 7 | 8 | 9 | 10 |
| 11 | 12 | 13 | 14 | 15 | 16 | 17 |
| 18 | 19 | 20 | 21 | 22 | 23 | 24 |
| 25 | 26 | 27 | 28 | 29 | 30 | 31 |
- prescaling
- i2c 통신
- DHT11
- pwm
- D Flip Flop
- soc 설계
- verilog
- test bench
- behavioral modeling
- ring counter
- dataflow modeling
- BASYS3
- hc-sr04
- stop watch
- vivado
- java
- KEYPAD
- Algorithm
- ATMEGA128A
- structural modeling
- uart 통신
- Recursion
- half adder
- atmega 128a
- gpio
- FND
- LED
- Pspice
- Linked List
- Edge Detector
- Today
- Total
목록and gate (2)
거북이처럼 천천히
2024년 6월 12일 - Verilog Review
1. AND Gate (Behavior modeling)- Behavior modeling을 통해 AND Gate를 구현- // AND Gate Behavior Modelingmodule AND_Gate_Behavior_Modeling( input a, b, output reg out_value); // input port a, b에 대해서 // 입력 값에 따라 출력 값을 지정함으로서 // 입/출력 값으로 회로를 설계했기 때문에 // 이는 Behavior Modeling이다. always @(a ,b) begin case({a, b}) 2'b00 : o..
Verilog RTL 설계 (6월 12일 - 1) - Verilog 넌 누구냐?
1. Verilog가 어떻게 생겼을까?- AND Gate에 대해서 Verilog로 작성하면 다음과 같이 작성할 수 있다.- 환경) basys3 개발 보드 module and_gate( input a, b, output reg q ); always @(a, b)begin case({a,b}) 2'b00: q = 0; 2'b01: q = 0; 2'b10: q = 0; 2'b11: q = 1; endcase endendmodule 위 코드에 대해서 하나씩 명령어를 보면서 간략하게 생각해보자. 1.1. Q) Module이란 무엇인가?Module은 Verilog에서 하나의..