Notice
Recent Posts
Tags
- full adder
- interrupt
- Comparator
- verilog
- gpio
- normal mode
- Shift Register
- half adder
- Method
- Algorithm
- java
- Set
- MUX
- siso shift register
- interface
- behavioral modeling
- ATMEGA128A
- structural modeling
- Recursion
- LED
- ctc mode
- atmega 128a
- Linked List
- structure
- D Flip Flop
- ring counter
- atmega 128
- fast pwm mode
- dataflow modeling
- Pspice
목록mux+demux (1)
거북이처럼 천천히
Verilog RTL 설계 (6월 24일 - 2)
1. 멀티플렉서 (MUX, Multiplxer or Selector)MUX는 2^n 개 입력 단자를 통해 동시에 여러 입력값이 들어오면 n개의 Selector를 통해 2^n개의 입력 단자 중 하나를 선택하여 출력으로 내보내는 논리 회로즉, 동시에 2^n개 입력 데이터가 들어오더라도 n개의 선택선에 의해 선택된 입력 단자만이 출력으로 전달된다.Q) MUX와 Encoder의 차이점은 무엇인가?- Encoder에서 1) 2개 이상의 입력 단자에서 True일 수 없었으며, 2) 선택선이 없었고, 3) 진리표에 의해 정해진 입력이 들어오면 정해진 출력이 출력되었다.- MUX에서는 1) 동시에 여러 입력이 들어올 수 있어 2개 이상의 입력 단자에서 True일 수 있으며, 2) 선택선에 의해 여러 개의 입력 단자 중..
Verilog/Verilog RTL 설계
2024. 6. 25. 20:20