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목록verilog 입문 (1)
거북이처럼 천천히
![](http://i1.daumcdn.net/thumb/C150x150/?fname=https://blog.kakaocdn.net/dn/vjgOw/btsHW40a0I7/rGRhooyBEJ2OFW1Nw8qt61/img.png)
1. Verilog가 어떻게 생겼을까?- AND Gate에 대해서 Verilog로 작성하면 다음과 같이 작성할 수 있다.- 환경) basys3 개발 보드 module and_gate( input a, b, output reg q ); always @(a, b)begin case({a,b}) 2'b00: q = 0; 2'b01: q = 0; 2'b10: q = 0; 2'b11: q = 1; endcase endendmodule 위 코드에 대해서 하나씩 명령어를 보면서 간략하게 생각해보자. 1.1. Q) Module이란 무엇인가?Module은 Verilog에서 하나의..
Verilog/Verilog RTL 설계
2024. 6. 12. 20:27