- 8bit timer/counter
- Comparator
- 4bit parallel adder
- atmega 128a
- Recursion
- Set
- sequential logic circuit
- normal mode
- half adder
- behavior modeling
- LED
- control led
- behavioral modeling
- structure
- Algorithm
- dataflow modeling
- interface
- timer / counter
- java
- structural modeling
- full adder
- Linked List
- fast pwm mode
- Method
- gpio
- ATMEGA128A
- verilog
- atmega 128
- ctc mode
- interrupt
목록Verilog/Verilog 연습 (9)
거북이처럼 천천히
1. EncoderEncoder는 2^n bit 크기를 갖는 데이터를 받아서 n bit 크기를 갖는 데이터를 출력으로 내보내는 논리 회로 및 장치이다.Encoder는 주로 다음과 같은 작업에 사용된다.- 데이터 전송 효율을 높이기 위한 데이터 압축- 데이터 보안을 위한 데이터 암호화- 다양한 센서 신호들을 디지털 신호로 변환하는 데 사용Encoder와 Decoder의 진리표는 다음과 같다. 2. DecoderDecoder는 부호화된 n bit 데이터를 입력받아 2^n bit 크기의 데이터를 출력으로 내보낸다.Encoder와 Decoder는 한 쌍의 짝을 이루어 사전에 약속된 진리표에 의해 encoding과 decoding을 할 수 있는 것이다. 1.1. Behavioral Mode..
1. Module with parametes (N bit comparator)// Module with parametermodule Module_with_parameters #(parameter N=8)( input [N-1:0] a, b, output equal, greater, less); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 :0; assign less = (a 2. 4 bit Comparator by using module with parameter// Module with parametermodule Module_with_parameters #(parameter N=8)( input ..
1. 4 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 4bit Comparatormodule Comparator_4bit_Dataflow_Modeling( input [3:0] a, b, output equal, greater, less ); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 : 0; assign less = (a 2. 32 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 32 bit Comparator.module Comparator_32bit_Dataflow_Modelin..
1. 1 bit Comparator (by using case)// Behavioral Modeling of 1bit comparator (by using case)module Comparator_1bit_Behavioral_Modeling_by_using_case( input a, b, output reg equal, greater, less); always @(a, b) begin case({a, b}) 2'b00 : begin equal = 1; greater = 0; less = 0; end 2'b01 : begin equal = 0; greater = 0; less = 1; end 2'b10 : be..
1. Structural Modeling of 4 bit parallel adder / subtractor// Behavioral Modeling of and gate.module and_gate ( input a, b, output reg out); always @(a, b) begin case({a, b}) 2'b00 : out = 0; 2'b01 : out = 0; 2'b10 : out = 0; 2'b11 : out = 1; endcase endendmodule// Behavioral Modeling of xor gatemodule xor_gate ( input..