거북이처럼 천천히

1. 4비트 병렬 가산기병렬 가산기는 Full adder를 병렬로 연결하여 2bit 이상의 2진수를 덧셈 연산할 수 있는 가산기이다.각각의 Full adder들은 각 비트에서 독립적으로 덧셈연산을 수행하며, LSB을 제외한 나머지 비트에 해당하는 Full adder들은 이전 비트에서 발생한 Carry 값을 받아 연산한다.이전 비트로 부터 Carry값을 받아야 연산 할 수 있기 때문에 PDT (Propagation Delay Time)이 발생한다.    2. 4비트 병렬 가산기의 구현 (PSpice)   입력  A : 0011, B : 1010 출력 Cout = 0, Sum = 1101   입력  A : 1010, B : 0101 출력 Cout = 0, Sum = 1111

1. 반가산기 (Half adder)반가산기는 입력값으로 1bit 크기의 데이터 A, B를 입력받아서 덧셈 연산을 수행 한 뒤, 연산의 결과로 합, Sum과 자리올림, Cout을 출력한다.반가산기는 전가산기와 다르게 자리올림 입력 Cin을 받지 않기 때문에 완전한 가산기는 아니다.반가산기의 진리표는 다음과 같다. 1.1. 반가산기의 회로 구성위 진리표를 토대로 논리식을 Sum of Product으로 표현하면 다음과 같다.Half adder의 논리식을 토대로 디지털 논리 회로를 구성하면 다음과 같다.      2. 전가산기 (Full adder)전가산기는 입력값으로 1bit 크기의 데이터와 전단의 Carry 값인 Cin을 입력받아서 덧셈 연산을 수행한 뒤, 연산의 결과 값으로 합, Sum과 자리올림, Co..

1. 카르노 맵부울 대수를 이용한 논리식 간소화 방법은 체계적이지 않고, 적용하기 어려운 경우가 많다.이러한 이유로 카르노 맵(Karnaugh Map)을 활용하여 논리식 간소화를 한다.카르노 맵을 통한 논리식을 간소화하는 과정은 다음과 같다.1) 논리식의 각항을 카르노 맵에 1로 표시한다.2) 1이 표시된 칸을 직사각형 또는 정사각형으로 묶는다.    (단, 2의 n 제곱 갯수의 원소를 묶는다.)3) 묶인 부분에서 논리 레벨이 변하는 변수를 삭제한다.4) 남겨진 변수에 따른 논리식을 'OR'하여 간소화된 논리식을 만든다.   2. 2 변수 카르노 맵목표) 위 논리식을 간소화하자.먼저 논리식의 각 항에 해당되는 칸에 1을 표시한다.이어서 1이 표시된 칸을 사각형으로 묶는다.논리 레벨이 변하는 변수 (A)를..

1. 부울 대수와 부울 정리를 적용하여 간소화        진리표와 동일하게 출력값, Y가 나타냄을 확인할 수 있으며, 이를 통해 간소화가 잘 되었음을 확인할 수 있다.   2. 드 모르강의 정리드 모르강의 정리를 이용하면 AND와 OR로 표현된 논리식을 NOR와 NAND의 논리식으로 바꿀 수 있다.제 1정리 : 각 변수를 부정한 것의 OR는 NAND와 같다.제 2정리 : 각 변수를 부정한 것의 AND는 NOR와 같다.   2.1. PSpice를 통한 드 모르강의 정리 증명진리표와 부울 대수와 부울 정리를 적용하여 간소화하였던 논리식에 대해서 드 모르강의 정리를 적용하면 다음과 같이 표현할 수 있다.이를 게이트 회로로 구성한다면 다음과 같다. 드 모르강의 정리를 통해 변화된 게이트 또한 동일한 시뮬레이션..

1. High와 Low 레벨의 전압 기준디지털 신호에서 High 레벨은 3.3V or 5.0V, Low 레벨은 0V로 정의된다. 그러나, 정확한 전압값으로 High 레벨과 Low 레벨을 인식한다면 논리 회로에서 정확한 동작하기 힘들다.→ 신호가 전달되는 과정에서 노이즈 및 손실이 발생하기 때문에 전압의 변화가 발생한다.따라서 어느 정도 전압 값의 범위를 정의하여 "해당 영역에 전압 값을 갖는다면 High 레벨로 인식하겠다.", "해당 영역에 전압 값을 갖는다면 Low 레벨로 인식하겠다." 형식으로 동작하도록 설계하는 것이다.High 레벨과 Low 레벨로 인식하는 전압 기준은 논리 게이트 마다 다르다.    2. 잡음 여유도 (Noise Margin)위 논리 레벨의 전압 기준을 보면 출력 전압과 입력 전압..