거북이처럼 천천히

1. 4비트 병렬 가산기병렬 가산기는 Full adder를 병렬로 연결하여 2bit 이상의 2진수를 덧셈 연산할 수 있는 가산기이다.각각의 Full adder들은 각 비트에서 독립적으로 덧셈연산을 수행하며, LSB을 제외한 나머지 비트에 해당하는 Full adder들은 이전 비트에서 발생한 Carry 값을 받아 연산한다.이전 비트로 부터 Carry값을 받아야 연산 할 수 있기 때문에 PDT (Propagation Delay Time)이 발생한다.    2. 4비트 병렬 가산기의 구현 (PSpice)   입력  A : 0011, B : 1010 출력 Cout = 0, Sum = 1101   입력  A : 1010, B : 0101 출력 Cout = 0, Sum = 1111

1. EncoderEncoder는 2^n bit 크기를 갖는 데이터를 받아서 n bit 크기를 갖는 데이터를 출력으로 내보내는 논리 회로 및 장치이다.Encoder는 주로 다음과 같은 작업에 사용된다.- 데이터 전송 효율을 높이기 위한 데이터 압축- 데이터 보안을 위한 데이터 암호화- 다양한 센서 신호들을 디지털 신호로 변환하는 데 사용Encoder와 Decoder의 진리표는 다음과 같다.   2. DecoderDecoder는 부호화된 n bit 데이터를 입력받아 2^n bit 크기의 데이터를 출력으로 내보낸다.Encoder와 Decoder는 한 쌍의 짝을 이루어 사전에 약속된 진리표에 의해 encoding과 decoding을 할 수 있는 것이다.            1.1. Behavioral Mode..

1. Module with parametes (N bit comparator)// Module with parametermodule Module_with_parameters #(parameter N=8)( input [N-1:0] a, b, output equal, greater, less); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 :0; assign less = (a   2. 4 bit Comparator by using module with parameter// Module with parametermodule Module_with_parameters #(parameter N=8)( input ..

1. 반가산기 (Half adder)반가산기는 입력값으로 1bit 크기의 데이터 A, B를 입력받아서 덧셈 연산을 수행 한 뒤, 연산의 결과로 합, Sum과 자리올림, Cout을 출력한다.반가산기는 전가산기와 다르게 자리올림 입력 Cin을 받지 않기 때문에 완전한 가산기는 아니다.반가산기의 진리표는 다음과 같다. 1.1. 반가산기의 회로 구성위 진리표를 토대로 논리식을 Sum of Product으로 표현하면 다음과 같다.Half adder의 논리식을 토대로 디지털 논리 회로를 구성하면 다음과 같다.      2. 전가산기 (Full adder)전가산기는 입력값으로 1bit 크기의 데이터와 전단의 Carry 값인 Cin을 입력받아서 덧셈 연산을 수행한 뒤, 연산의 결과 값으로 합, Sum과 자리올림, Co..

1. 4 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 4bit Comparatormodule Comparator_4bit_Dataflow_Modeling( input [3:0] a, b, output equal, greater, less ); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 : 0; assign less = (a       2. 32 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 32 bit Comparator.module Comparator_32bit_Dataflow_Modelin..