- behavioral modeling
- 8bit timer/counter
- gpio
- behavior modeling
- fast pwm mode
- MUX
- java
- Linked List
- Algorithm
- normal mode
- Comparator
- atmega 128
- structure
- Recursion
- structural modeling
- LED
- interface
- timer / counter
- ATMEGA128A
- sequential logic circuit
- dataflow modeling
- Method
- verilog
- atmega 128a
- interrupt
- 4bit parallel adder
- ctc mode
- Set
- half adder
- full adder
목록Verilog (27)
거북이처럼 천천히
1. 인코더 (Encoder)2^n bit 크기를 갖는 2진 코드로 표현된 신호를 입력받아 Encoder를 거쳐 n bit 크기를 갖는 2진 코드로 표현된 코드를 출력으로 내보낸다.즉, 2^n bit 입력을 가지고 n bit 출력을 생성시키는 장치이다.주로 데이터를 압축하여 전송 효율을 높이거나, 다양한 센서 신호를 디지털 변환하여 처리할 때 사용 2. 디코더 (Decoder)n bit의 2진 코드를 입력으로 받아 Decoder를 통해 디코딩하여 2^n bit의 2진 코드 신호로 바꿔주는 조합논리회로 (Combinational Logic Circuit)Encoder를 통해 전달 받은 n bit 데이터를 2^n bit 데이터로 변환한다. 3. 2 X 4 Decoder 구현2 X 4 Decoder의 진리..
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1. Parameter를 갖는 Module 설계- Q) 왜 Parameter를 갖는 Module를 설계하는가?모듈의 재사용성 및 범용성Parameter를 변경함으로써 다양한 디자인 요구에 쉽게 대응하기 위해서시뮬레이션와 테스트의 편의성을 위해서성능 최적화- 예시를 통해 Verilog에서 Module를 정의할 때, 어떻게 Parameter를 갖는 Module를 정의할 수 있는지를 살펴보자. 2. Parameter를 갖는 8bit comparator- 이번에는 입력 변수의 크기를 parameter로 정의한 comparator에 대해서 설계한다. module Comparator_by_using_parameter #(parameter N = 8) ( input [N-1:0] a, b, ..
1. 1bit Comparator1bit 비교기는 1bit 데이터 2개를 입력받아 두 값을 비교하여 1) A > B인지 2) A == B인지 3) A 1bit 비교기의 Truth table 과 논리 회로는 다음과 같다. 2. 1bit Comparator ( Behavior modeling )module comparator_1bit_behavior_modeling( input a, b, output reg equal, greater, less ); always @(*) begin case({a, b}) 2'b00 : begin equal = 1; greater = 0; less = 0; end ..
1. 4bit 병렬 가감산기4비트 병렬 가감산기의 논리 회로도 (블록도)는 다음과 같다.이전 게시글에서 다루었던 4bit 병렬 가산기 경우에는 가산기로서 역활밖에 수행 할 수 없었지만, 병렬 가감산기는 뺄셈 연산을 2의 보수를 취해줌으로서 뺄셈연산도 수행 할 수 있다.4비트 병렬 가감산기의 논리 회로도 (블록도)는 다음과 같다. Q) 어떻게 2의 보수가 적용되는가?A) B가 0보다 작은 음수인 경우, 가산기를 통해 연산하기 위해 2의 보수를 해줄 필요가 있다.이를 위해 Sign 값과 XOR 게이트를 활용하는데, XOR 게이트를 통해 1의 보수를 수행할 수 있으며, Sign 도선을 통해 1을 더해줌으로서 최종적으로 2의 보수를 수행 할 수 있다.주의)Q) 4bit 병렬 가감산기의 출력 값의 범위는 어디에..