- 4bit parallel adder
- timer / counter
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목록Verilog (27)
거북이처럼 천천히
1. Structural Modeling of 4 bit parallel adder// Behavioral Modeling of and gatemodule and_gate ( input a, b, output reg out); always @(a, b) begin case({a, b}) 2'b00 : out = 0; 2'b01 : out = 0; 2'b10 : out = 0; 2'b11 : out = 1; endcase end endmodule// Behavioral Modeling of xor gate.module xor_gate ( input a,..
1. Behavioral Modeling of Full adder// Behavioral modeling of Full addermodule Full_adder_Behavioral_Modeling ( input a, b, Cin, output reg sum, carry); always @(*) begin case({a, b, Cin}) 3'b000 : begin sum = 0; carry = 0; end 3'b001 : begin sum = 1; carry = 0; end 3'b010 : begin sum = 1; carry = 0; end 3'b011 : begin sum = 0; car..
1. Half adder1.1. Behavioral Modeling (by using case)// Behavioral modeling of Half addermodule Half_adder_Behavioral_Modeling( input a, b, output reg carry, sum); always @(a, b) begin case({a, b}) 2'b00 : begin carry = 0; sum = 0;end 2'b01 : begin carry = 0; sum = 1;end 2'b10 : begin carry = 0; sum = 1;end 2'b11 : begin carry = 1; ..
1. Counter들어오는 펄스 신호를 세는 장치이전까지 카운트 했던 값에다가 +1을 하며, 카운트해야 하기 때문에 기억 소자가 필요하다.따라서 이전까지 카운트 했던 값을 임시 저장하기 위해 기억 소자인 Flip Flop을 사용한다. 2. Q) Counter와 Timer는 구체적인 차이는 무엇인가?Counter와 Timer는 대부분 함께 사용하지만, 입력 신호의 특성과 용도의 차이를 갖는다.Timer : 입력 신호의 주기가 일정하여 일정한 주기를 갖는 신호를 카운트할 때, 사용Counter : 입력 신호의 주기가 일정하지 않아서 입력 신호의 레벨 변화를 감지하여 카운트 할 때, 사용즉, Timer는 시간 기반의 동작, 카운터는 이벤트 기반 동작에 사용한다. 3. 그러면 일정한 주기의 신호를 카운트한..
1. T LatchJ-K Latch에서 입력값으로 J = 1, K = 1을 주었을 때, 출력값, Q(t+1)은 이전 출력값, Q(t)를 Toggle시켜 출력한다.T Latch는 J-K Latch에서 입력 J와 입력 K을 하나로 묶어서 하나의 T로 동작하는 Latch이다.따라서 T Latch는 J-K Latch의 동작 중에서 입력값으로 J = 1, K =1이 들어왔을 때, 이전 출력값을 Toggle시켜 출력시키는 기능을 가져와 구현한 Flip Flop이라고도 볼 수 있다.T Latch의 게이트 회로와 블록도는 아래와 같다. 2. T Flip FlopT Flip Flop은 T Latch에서 CP(Clock Pulse)의 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.따라..