Notice
Recent Posts
Recent Comments
Link
일 | 월 | 화 | 수 | 목 | 금 | 토 |
---|---|---|---|---|---|---|
1 | ||||||
2 | 3 | 4 | 5 | 6 | 7 | 8 |
9 | 10 | 11 | 12 | 13 | 14 | 15 |
16 | 17 | 18 | 19 | 20 | 21 | 22 |
23 | 24 | 25 | 26 | 27 | 28 |
Tags
- atmega 128a
- DHT11
- structural modeling
- hc-sr04
- Algorithm
- KEYPAD
- pwm
- stop watch
- LED
- verilog
- Edge Detector
- ATMEGA128A
- ring counter
- BASYS3
- vivado
- uart 통신
- i2c 통신
- D Flip Flop
- soc 설계
- behavioral modeling
- Recursion
- test bench
- Pspice
- prescaling
- half adder
- java
- dataflow modeling
- FND
- Linked List
- gpio
Archives
- Today
- Total
거북이처럼 천천히
DigClock 설정 본문
1. DigClock
- DigClock은 "Digital Clock"을 의미한다.
- DigClock은 PSpice에서 CP(Clock Pulse)을 생성할 때, 사용하는 부품이다.
- DigClock의 소자의 모습은 다음과 같으며, 각각의 Parameter는 다음과 같은 내용을 같는다.
Parameter | 설정 내용 | 기본 값 |
OFFTIME | 'Low'의 지속 시간 설정 | 0.5[us] |
ONTIME | 'High'의 지속 시간 설정 | 0.5[us] |
DELAY | 클록 펄스의 지연시간(Delay Time) 설정 | 0 |
STARTVAL | Start Value로 클록 펄스의 시작 레벨 설정 | 0 (Low) |
OPPVAL | Opposite Value로 'STARTVAL'과 반대로 설정 | 1 (High) |
2. DigClock의 사용 예시
< Digital Circuit - D Flip-Flop >
< Simulation >
- D Flip Flop의 Rising edge sensitive이기 때문에 CLK Signal의 Positive edge에서 D 값을 읽어서 출력, Q로 내보낸다.
- 이 때, 출력 Q값은 바로 변화하는 것이 아니라 PDT(Propagation Delay Time)을 갖고 변화함을 확인할 수 있다.
'논리 회로 > PSpice' 카테고리의 다른 글
7447 Decoder (0) | 2024.07.10 |
---|---|
Ring Counter (0) | 2024.07.04 |
SISO Shift Register (0) | 2024.07.04 |
D Flip-Flop의 IC Package (7474) (0) | 2024.07.04 |