거북이처럼 천천히

1. Stop Watch이번에 구현한 Stop Watch 코드는 본인 스스로 구현한 것이기 때문에 아래 게시글에서 구현한 Stop Watch 코드와 약간의 차이가 있을 수 있으나, 알고리즘 관점에서는 큰 차이를 갖지 않는다.Stop Watch의 동작 원리 및 자세한 코드 설명은 아래 게시글을 참고하길 바란다.   2. Source code of Stop Watch// Clock divider 10.module clk_div_10 ( input clk, reset_p, input clk_source, output clk_div_10, output clk_div_10_nedge, clk_div_10_pedge ); wire clk_source_nedge; edge_de..

1. Advanced Clock전체적인 코드에 대한 설명은 아래 게시글 참고하길 바란다. https://jbhdeve.tistory.com/269 Verilog RTL 설계(7월 18일 - 1, Advanced Clock Mode - 4)1. 초 값이 30초 이상일 때, btn_set 버튼을 누를 때마다 분 값이 1씩 증가한다. (또 다른 해결책)해당 문제에 대해서 이미 이전 게시글을 통해서 다루어 보았다.Verilog RTL 설계(7월 17일 - 5, Advanced Clockjbhdeve.tistory.com   // Edge detector.module edge_detector ( input clk, reset_p, input cp, output n_edge, p_edge ); ..

1. Normal Clock전체적인 코드에 대한 설명은 아래 게시글 참고하길 바란다.https://jbhdeve.tistory.com/264 Verilog RTL 설계(7월 17일 - 3, Clock Mode)1. Clock Pulse를 이용하여 Clock 만들기basys3의 기본 클럭 펄스의 주기는 10ns이다. 이를 활용하여 시계를 만들고자 한다.다음과 같이 동작한다.- 4개의 FND를 이용하여 첫 번째, 두 번째 FND는 초 단위,jbhdeve.tistory.com  // Edge detector.module edge_detector ( input clk, reset_p, input cp, output p_edge, n_edge ); reg flip_flop_curren..

1. Asynchronous MOD 16 up counter, T Flip-Flop // Behavioral modeling of T Flip Flopmodule t_flip_flop ( input t, input clk, enable, reset, output reg q ); always @(negedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; endendmodule// Asynchronous up counter MOD 10 module Asynchronous_Up_Counter_MOD_10_T_Flip_Flop..

1. Behavioral Modeling of T Flip Flop (Positive edge sensitive)// Behavioral modeling of T Flip Flopmodule Behavioral_Modeling_of_T_Flip_Flop_Positive( input t, input clk, enable, reset, output reg q ); always @(posedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; end endmodule        2. Behavioral Modeling ..

1. Behavioral modeling of JK Flip Flop (Positive edge)// Behavioral modeling of JK Flip Flopmodule Behavioral_modeling_of_JK_Flip_Flop_Positive( input j, k, input clk, enable, reset, output reg q ); always @(posedge clk or posedge reset) begin if(reset) q = 0; else if(enable) begin if(j == 0 && k == 0) q = q; else if(j == 1 && k == 0) q = 1; ..

1. Behavioral modeling of SR Latch with clcok (Positive edge sensitive)// Behavioral modeling of SR Latchmodule Behavioral_modeling_of_SR_Latch_Positive_edge( input s, r, input clk, enable, reset, output reg q ); always @(*) begin if(reset) q = 0; else if(enable) begin if(clk==1 && s==1 && r==0) q = 1; else if(clk==1 && s==0 && r==1) q = 0; ..

1. Behavioral modeling of combination of 4X1 MUX and 1X4 DEMUX (case)// Behavioral Modeling of MUX module mux ( input[3:0] signal, input[1:0] selector, output reg data ); always @(*) begin case(selector) 2'b00 : data = signal[0]; 2'b01 : data = signal[1]; 2'b10 : data = signal[2]; 2'b11 : data = signal[3]; default da..