거북이처럼 천천히

1. MUXMUX는 2^n 개의 입력선과 n 개의 선택선, 1개의 출력선을 갖는다.2^n 개의 입력선을 통해 한 번에 동시에 여러 데이터들 들어오지만, 실질적으로 출력선을 통해 출력되는 데이터는 n 개의 선택선에 의해 선택된 단 1개의 입력선으로 들어오는 데이터 이다.    2. DEMUXDEMUX는 1개의 입력선과 n 개의 선택선, 2^n개의 출력선을 갖는다.DEMUX는 2^n 개의 출력선을 갖지만, 실질적으로 입력선을 통해 들어온 데이터를 출력으로 내보내는 출력선은 n 개의 선택선에 의해 선택받은 출력선이다.MUX 와 DEMUX에 대한 자세한 내용은 아래 게시글을 참조하기 바란다.MUX와 DEMUX (tistory.com) MUX와 DEMUX1. MUX (MultipleXer)MUX는 여러 개의 입력..

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1. EncoderEncoder는 2^n bit 크기를 갖는 데이터를 받아서 n bit 크기를 갖는 데이터를 출력으로 내보내는 논리 회로 및 장치이다.Encoder는 주로 다음과 같은 작업에 사용된다.- 데이터 전송 효율을 높이기 위한 데이터 압축- 데이터 보안을 위한 데이터 암호화- 다양한 센서 신호들을 디지털 신호로 변환하는 데 사용Encoder와 Decoder의 진리표는 다음과 같다.   2. DecoderDecoder는 부호화된 n bit 데이터를 입력받아 2^n bit 크기의 데이터를 출력으로 내보낸다.Encoder와 Decoder는 한 쌍의 짝을 이루어 사전에 약속된 진리표에 의해 encoding과 decoding을 할 수 있는 것이다.            1.1. Behavioral Mode..

1. Module with parametes (N bit comparator)// Module with parametermodule Module_with_parameters #(parameter N=8)( input [N-1:0] a, b, output equal, greater, less); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 :0; assign less = (a   2. 4 bit Comparator by using module with parameter// Module with parametermodule Module_with_parameters #(parameter N=8)( input ..

1. 4 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 4bit Comparatormodule Comparator_4bit_Dataflow_Modeling( input [3:0] a, b, output equal, greater, less ); assign equal = (a == b)? 1 : 0; assign greater = (a > b)? 1 : 0; assign less = (a       2. 32 bit Comparator (Dataflow Modeling)// Dataflow Modeling of 32 bit Comparator.module Comparator_32bit_Dataflow_Modelin..

1. 1 bit Comparator (by using case)// Behavioral Modeling of 1bit comparator (by using case)module Comparator_1bit_Behavioral_Modeling_by_using_case( input a, b, output reg equal, greater, less); always @(a, b) begin case({a, b}) 2'b00 : begin equal = 1; greater = 0; less = 0; end 2'b01 : begin equal = 0; greater = 0; less = 1; end 2'b10 : be..

1. Structural Modeling of 4 bit parallel adder / subtractor// Behavioral Modeling of and gate.module and_gate ( input a, b, output reg out); always @(a, b) begin case({a, b}) 2'b00 : out = 0; 2'b01 : out = 0; 2'b10 : out = 0; 2'b11 : out = 1; endcase endendmodule// Behavioral Modeling of xor gatemodule xor_gate ( input..

1. Structural Modeling of 4 bit parallel adder// Behavioral Modeling of and gatemodule and_gate ( input a, b, output reg out); always @(a, b) begin case({a, b}) 2'b00 : out = 0; 2'b01 : out = 0; 2'b10 : out = 0; 2'b11 : out = 1; endcase end endmodule// Behavioral Modeling of xor gate.module xor_gate ( input a,..