- structure
- sequential logic circuit
- verilog
- interrupt
- ATMEGA128A
- Recursion
- 8bit timer/counter
- LED
- timer / counter
- normal mode
- 4bit parallel adder
- MUX
- behavior modeling
- Comparator
- fast pwm mode
- Set
- Algorithm
- Method
- structural modeling
- atmega 128
- Linked List
- dataflow modeling
- interface
- atmega 128a
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- behavioral modeling
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목록Verilog/Verilog RTL 설계 (17)
거북이처럼 천천히
1. FPGA에서는 Gate 관점이 아닌 MUX 관점에서 회로를 설계한다.FPGA 내부에는 D Flip-Flop와 LUT (Look Up Table)를 기본 구성 요소로 갖고 있다.LUT는 임의의 Gate의 Truth Table를 보고, Truth Table에 맞게 설계 및 프로그래밍할 수 있다.LUT는 MUX 구조로 구현된다. ⭐ ⭐ ⭐ ⭐ ⭐ Q) Gate 기반으로 회로 설계와 비교 했을 때, MUX 기반으로 회로 설계의 장점은 무엇인가?유연성 : Truth Table만 있다면 MUX를 통해 다양한 게이트 및 논리 함수를 구현할 수 있다.즉, 하드웨어 수정 없이 프로그래밍을 통한 기능 변경이 가능하다.아래는 간단하게 AND, OR gate를 MUX를 통해 구현한 경우이다. 아래 사진을 통해 알 ..
1. 멀티플렉서 (MUX, Multiplxer or Selector)MUX는 2^n 개 입력 단자를 통해 동시에 여러 입력값이 들어오면 n개의 Selector를 통해 2^n개의 입력 단자 중 하나를 선택하여 출력으로 내보내는 논리 회로즉, 동시에 2^n개 입력 데이터가 들어오더라도 n개의 선택선에 의해 선택된 입력 단자만이 출력으로 전달된다.Q) MUX와 Encoder의 차이점은 무엇인가?- Encoder에서 1) 2개 이상의 입력 단자에서 True일 수 없었으며, 2) 선택선이 없었고, 3) 진리표에 의해 정해진 입력이 들어오면 정해진 출력이 출력되었다.- MUX에서는 1) 동시에 여러 입력이 들어올 수 있어 2개 이상의 입력 단자에서 True일 수 있으며, 2) 선택선에 의해 여러 개의 입력 단자 중..
1. 인코더 (Encoder)2^n bit 크기를 갖는 2진 코드로 표현된 신호를 입력받아 Encoder를 거쳐 n bit 크기를 갖는 2진 코드로 표현된 코드를 출력으로 내보낸다.즉, 2^n bit 입력을 가지고 n bit 출력을 생성시키는 장치이다.주로 데이터를 압축하여 전송 효율을 높이거나, 다양한 센서 신호를 디지털 변환하여 처리할 때 사용 2. 디코더 (Decoder)n bit의 2진 코드를 입력으로 받아 Decoder를 통해 디코딩하여 2^n bit의 2진 코드 신호로 바꿔주는 조합논리회로 (Combinational Logic Circuit)Encoder를 통해 전달 받은 n bit 데이터를 2^n bit 데이터로 변환한다. 3. 2 X 4 Decoder 구현2 X 4 Decoder의 진리..
1. Parameter를 갖는 Module 설계- Q) 왜 Parameter를 갖는 Module를 설계하는가?모듈의 재사용성 및 범용성Parameter를 변경함으로써 다양한 디자인 요구에 쉽게 대응하기 위해서시뮬레이션와 테스트의 편의성을 위해서성능 최적화- 예시를 통해 Verilog에서 Module를 정의할 때, 어떻게 Parameter를 갖는 Module를 정의할 수 있는지를 살펴보자. 2. Parameter를 갖는 8bit comparator- 이번에는 입력 변수의 크기를 parameter로 정의한 comparator에 대해서 설계한다. module Comparator_by_using_parameter #(parameter N = 8) ( input [N-1:0] a, b, ..
1. 1bit Comparator1bit 비교기는 1bit 데이터 2개를 입력받아 두 값을 비교하여 1) A > B인지 2) A == B인지 3) A 1bit 비교기의 Truth table 과 논리 회로는 다음과 같다. 2. 1bit Comparator ( Behavior modeling )module comparator_1bit_behavior_modeling( input a, b, output reg equal, greater, less ); always @(*) begin case({a, b}) 2'b00 : begin equal = 1; greater = 0; less = 0; end ..