거북이처럼 천천히

1. Half adder1.1. Behavioral Modeling (by using case)// Behavioral modeling of Half addermodule Half_adder_Behavioral_Modeling( input a, b, output reg carry, sum); always @(a, b) begin case({a, b}) 2'b00 : begin carry = 0; sum = 0;end 2'b01 : begin carry = 0; sum = 1;end 2'b10 : begin carry = 0; sum = 1;end 2'b11 : begin carry = 1; ..

그 동안 Verilog를 공부하면서 AVR 에 대한 지식이 머리속에서 점차 사라지는 것 같았다.따라서 LED를 가지고 이것저것하면서 AVR 에 관한 지식 및 감(?)을 쌓기 위해 "LED을 통한 뱀(?)을 출력" 하는 것을 해보았다.  1. 환경PORT F에 LED(KR-1008SR)을 연결 2. 동작LED에 일렬로 LED를 키는데, 이는 유한한 길이를 갖는다. 따라서 유한한 길이를 갖고, 일직선 형태를 갖기 때문에 뱀(?)이라고 하겠다.뱀의 길이는 define 키워드를 사용하여 상수로 지정하였고, 원하는 뱀의 길이로 조정 가능뱀의 머리가 LED에 나타났다가 뱀의 꼬리가 LED에서 사라지면 그제서야 다시 뱀이 LED에 나타난다.( 이해가 되지 않는다면 구현 영상을 보는 것을 추천 )  3. 구현 영상  ..

1. Counter들어오는 펄스 신호를 세는 장치이전까지 카운트 했던 값에다가 +1을 하며, 카운트해야 하기 때문에 기억 소자가 필요하다.따라서 이전까지 카운트 했던 값을 임시 저장하기 위해 기억 소자인 Flip Flop을 사용한다.  2. Q) Counter와 Timer는 구체적인 차이는 무엇인가?Counter와 Timer는 대부분 함께 사용하지만, 입력 신호의 특성과 용도의 차이를 갖는다.Timer : 입력 신호의 주기가 일정하여 일정한 주기를 갖는 신호를 카운트할 때, 사용Counter : 입력 신호의 주기가 일정하지 않아서 입력 신호의 레벨 변화를 감지하여 카운트 할 때, 사용즉, Timer는 시간 기반의 동작, 카운터는 이벤트 기반 동작에 사용한다.   3. 그러면 일정한 주기의 신호를 카운트한..

1. T LatchJ-K Latch에서 입력값으로 J = 1, K = 1을 주었을 때, 출력값, Q(t+1)은 이전 출력값, Q(t)를 Toggle시켜 출력한다.T Latch는 J-K Latch에서 입력 J와 입력 K을 하나로 묶어서 하나의 T로 동작하는 Latch이다.따라서 T Latch는 J-K Latch의 동작 중에서 입력값으로 J = 1, K =1이 들어왔을 때, 이전 출력값을 Toggle시켜 출력시키는 기능을 가져와 구현한 Flip Flop이라고도 볼 수 있다.T Latch의 게이트 회로와 블록도는 아래와 같다.    2. T Flip FlopT Flip Flop은 T Latch에서 CP(Clock Pulse)의 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.따라..

1. 카르노 맵부울 대수를 이용한 논리식 간소화 방법은 체계적이지 않고, 적용하기 어려운 경우가 많다.이러한 이유로 카르노 맵(Karnaugh Map)을 활용하여 논리식 간소화를 한다.카르노 맵을 통한 논리식을 간소화하는 과정은 다음과 같다.1) 논리식의 각항을 카르노 맵에 1로 표시한다.2) 1이 표시된 칸을 직사각형 또는 정사각형으로 묶는다.    (단, 2의 n 제곱 갯수의 원소를 묶는다.)3) 묶인 부분에서 논리 레벨이 변하는 변수를 삭제한다.4) 남겨진 변수에 따른 논리식을 'OR'하여 간소화된 논리식을 만든다.   2. 2 변수 카르노 맵목표) 위 논리식을 간소화하자.먼저 논리식의 각 항에 해당되는 칸에 1을 표시한다.이어서 1이 표시된 칸을 사각형으로 묶는다.논리 레벨이 변하는 변수 (A)를..

1. 부울 대수와 부울 정리를 적용하여 간소화        진리표와 동일하게 출력값, Y가 나타냄을 확인할 수 있으며, 이를 통해 간소화가 잘 되었음을 확인할 수 있다.   2. 드 모르강의 정리드 모르강의 정리를 이용하면 AND와 OR로 표현된 논리식을 NOR와 NAND의 논리식으로 바꿀 수 있다.제 1정리 : 각 변수를 부정한 것의 OR는 NAND와 같다.제 2정리 : 각 변수를 부정한 것의 AND는 NOR와 같다.   2.1. PSpice를 통한 드 모르강의 정리 증명진리표와 부울 대수와 부울 정리를 적용하여 간소화하였던 논리식에 대해서 드 모르강의 정리를 적용하면 다음과 같이 표현할 수 있다.이를 게이트 회로로 구성한다면 다음과 같다. 드 모르강의 정리를 통해 변화된 게이트 또한 동일한 시뮬레이션..

1. S-R Flip FlopS-R Flip Flop은 S-R Latch의 CP(Clock Pulse)에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.S-R Flip Flop의 게이트 회로는 다음과 같은 회로도를 갖는다.S-R Flip Flop은 S-R Latch의 CP 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 edge trigger일 뿐, S-R Latch가 갖고 있는 문제점인 "입력값으로 S = 1, R = 1을 주었다가 S = 0, R = 0을 주면 회로의 출력값이 발진한다." 은 그대로 갖고 있다.        2. J - K Flip Flop이전 블로그에서 다루었던 D Flip Flop 은 S-R Flip Flop의 문제점을 "하나의 입력만 받고, 내부..

1. High와 Low 레벨의 전압 기준디지털 신호에서 High 레벨은 3.3V or 5.0V, Low 레벨은 0V로 정의된다. 그러나, 정확한 전압값으로 High 레벨과 Low 레벨을 인식한다면 논리 회로에서 정확한 동작하기 힘들다.→ 신호가 전달되는 과정에서 노이즈 및 손실이 발생하기 때문에 전압의 변화가 발생한다.따라서 어느 정도 전압 값의 범위를 정의하여 "해당 영역에 전압 값을 갖는다면 High 레벨로 인식하겠다.", "해당 영역에 전압 값을 갖는다면 Low 레벨로 인식하겠다." 형식으로 동작하도록 설계하는 것이다.High 레벨과 Low 레벨로 인식하는 전압 기준은 논리 게이트 마다 다르다.    2. 잡음 여유도 (Noise Margin)위 논리 레벨의 전압 기준을 보면 출력 전압과 입력 전압..