거북이처럼 천천히

1. 10sec 주기로 FND Left Shifting 하기이번에는 10sec 주기마다 왼쪽으로 Shifting하는 코드를 구현하도록 하겠다.다음과 같이 동작한다.- 12번째부터 15번째 Switch를 통해 16진값을 표현한다.- 가장 오른쪽 FND를 첫 번째 FND라고 하였을 때, 10sec를 주기로 왼쪽으로 Shifting한다.- 4번째 FND에 도달하게 되면 다시 첫 번째 FND으로 돌아와 무한 반복한다.   1.1. 주기가 10sec이기 위해서는 Counter는 얼마의 크기를 가져야 하는가?Basys3의 기본 클럭 주기는 10ns이다. 따라서 10sec 주기를 갖기 위해서는 10nsec을 1000000000 분주를 해야한다.따라서 Counter는 1000000000분주를 하기 위해서는 100000..

1. Basys3의 FND 다 켜보기Basys3의 FND를 다 켜보도록 하겠다.특별한 데이터를 FND를 통해 출력하지 않는다. 1.1. Basys3의 FND는 어떤 구조를 갖는가?Basys3의 FND의 회로도는 다음과 같은 구조를 갖는다.Basys3는 Common anode 구조로 설계되어 있다.7-Segment를 구성하는 Diode들의 cathode들은 GND로 연결되어 있는 상태이다.따라서 Diode들의 anode에 Vcc 값을 주게 되면 전위차에 의해 전류가 anode에서 cathode로 흐르게 되며, 이로인해 다이오드에 불이 들어오게 된다. 1.2. BJT는 어떻게 동작하는가?BJT의 전류의 방향을 나타내는 화살표가 emitter에서 Base로 향하고 있기 때문에 PNP형 BJT이다.따라서 Bas..

1. Synchronous MOD-16 Up Counter implemented with T - Flip Flop// Behavioral modeling of T Flip Flopmodule t_flip_flop ( input t, input clk, enable, reset_p, output reg q); always @(posedge clk or posedge reset_p) begin if(reset_p) q = 0; else if(enable) q = (t)? ~q : q; else q = q; end endmodule// Synchronous MOD-16 Up Counter implemented with T Flip-..

1. 비동기식 카운터비동기식 카운터는 첫 번째 플립플롭만 클럭 펄스 (Clock Pulse)와 동기화되어 있는 카운터를 의미한다.비동기식 카운터 중 하나인 리플 카운터 (Ripple Counter)을 이용하여 비동기식 업, 다운 카운터를 설계했다.https://jbhdeve.tistory.com/201 Verilog RTL 설계(6월 25일 - 3, Counter)1. Counter들어오는 펄스 신호를 세는 장치이전까지 카운트 했던 값에다가 +1을 하며, 카운트해야 하기 때문에 기억 소자가 필요하다.따라서 이전까지 카운트 했던 값을 임시 저장하기 위해 기억jbhdeve.tistory.com 하지만, 비동기식 카운터는 첫 번째 플립플롭만 클럭 펄스와 동기화 되어 있기 때문에 클럭 변화에 대해서 카운트 값이..

1. Asynchronous MOD 16 up counter, T Flip-Flop // Behavioral modeling of T Flip Flopmodule t_flip_flop ( input t, input clk, enable, reset, output reg q ); always @(negedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; endendmodule// Asynchronous up counter MOD 10 module Asynchronous_Up_Counter_MOD_10_T_Flip_Flop..

1. Behavioral Modeling of T Flip Flop (Positive edge sensitive)// Behavioral modeling of T Flip Flopmodule Behavioral_Modeling_of_T_Flip_Flop_Positive( input t, input clk, enable, reset, output reg q ); always @(posedge clk or posedge reset) begin if(reset) q = 0; else if(enable) q = (t)? ~q : q; else q = q; end endmodule        2. Behavioral Modeling ..

1. Behavioral modeling of JK Flip Flop (Positive edge)// Behavioral modeling of JK Flip Flopmodule Behavioral_modeling_of_JK_Flip_Flop_Positive( input j, k, input clk, enable, reset, output reg q ); always @(posedge clk or posedge reset) begin if(reset) q = 0; else if(enable) begin if(j == 0 && k == 0) q = q; else if(j == 1 && k == 0) q = 1; ..

1. T LatchJ-K Latch에서 입력값으로 J = 1, K = 1을 주었을 때, 출력값, Q(t+1)은 이전 출력값, Q(t)를 Toggle시켜 출력한다.T Latch는 J-K Latch에서 입력 J와 입력 K을 하나로 묶어서 하나의 T로 동작하는 Latch이다.따라서 T Latch는 J-K Latch의 동작 중에서 입력값으로 J = 1, K =1이 들어왔을 때, 이전 출력값을 Toggle시켜 출력시키는 기능을 가져와 구현한 Flip Flop이라고도 볼 수 있다.T Latch의 게이트 회로와 블록도는 아래와 같다.    2. T Flip FlopT Flip Flop은 T Latch에서 CP(Clock Pulse)의 단자에 펄스 전이 검출기를 장착하여 edge에서 동작하는 Flip Flop이다.따라..